EDA課程設(shè)計(jì)——-籃球球比賽計(jì)分器(共12頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上課程設(shè)計(jì)報(bào)告題目: 籃球比賽記分牌姓 名: 院 系: 專 業(yè)： 學(xué) 號：指導(dǎo)教師: 完成時(shí)間: 年 月 日設(shè)計(jì)題目籃球比賽記分牌設(shè)計(jì)要求 用PLD器件EP1K10TC100-3及7段譯碼顯示數(shù)碼管，設(shè)計(jì)一個(gè)籃球比賽記分牌，具體要求如下：1、 根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分，罰球進(jìn)的1分，進(jìn)球的2分；2、 記分牌要具有糾錯功能，能減1分、2分功能；3、 利用3個(gè)譯碼顯示管輸出比賽的分；設(shè)計(jì)過程(包括:設(shè)計(jì)方案上機(jī)設(shè)計(jì)與仿真結(jié)果硬件實(shí)驗(yàn)方案，及實(shí)驗(yàn)結(jié)果收獲和體會) EDA技術(shù)以硬件描述語言來描述系統(tǒng)級設(shè)計(jì)，采用自頂向下的設(shè)計(jì)方法，并支持系統(tǒng)仿真和高層綜合。VHDL語言具有具

2、有很強(qiáng)的行為描述能力和多層次描述硬件功能的能力，是系統(tǒng)設(shè)計(jì)領(lǐng)域中使用最多的硬件描述語言之一；具有標(biāo)準(zhǔn)、規(guī)范等優(yōu)勢，能在設(shè)計(jì)的各個(gè)階段對電路系統(tǒng)進(jìn)行仿真和模擬，使設(shè)計(jì)者在系統(tǒng)的設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)的功能，極大的減少了可能發(fā)生的錯誤，減少了開發(fā)成本。設(shè)計(jì)方案： 利用一個(gè)D觸發(fā)器，3個(gè)4位二進(jìn)制全加器，一個(gè)二選一數(shù)據(jù)選擇器，3個(gè)七段譯碼顯示管組成電路，此電路具有加減、復(fù)位、顯示等功能。能夠滿足比賽的實(shí)際要求。評定成績指導(dǎo)教師評語課程設(shè)計(jì)等級目錄1 課程設(shè)計(jì)題目內(nèi)容與要求1.1 設(shè)計(jì)內(nèi)容1.2 具體要求2系統(tǒng)設(shè)計(jì)2.1 設(shè)計(jì)思路2.2 系統(tǒng)原理3 系統(tǒng)實(shí)現(xiàn)4 系統(tǒng)仿真5硬件驗(yàn)證(操作)說明6 總結(jié)

3、7參考書目一、 課程設(shè)計(jì)題目、內(nèi)容與要求1.1課程設(shè)計(jì)的題目：籃球比賽記分牌1.2課程設(shè)計(jì)內(nèi)容：1、 根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分，罰球進(jìn)的1分，進(jìn)球的2分；2、 記分牌要具有糾錯功能，能減1分、2分功能；3、 利用3個(gè)譯碼顯示管輸出比賽的分；二、 系統(tǒng)設(shè)計(jì)2.1設(shè)計(jì)思路：籃球比賽記分牌是記錄兩隊(duì)比賽的得分情況，并能夠進(jìn)行糾錯功能；根據(jù)系統(tǒng)設(shè)計(jì)的要求，籃球記分牌的電路原理框圖如下：2.2 系統(tǒng)原理與設(shè)計(jì)說明系統(tǒng)各個(gè)模塊的功能如下：1、D觸發(fā)器電路模塊實(shí)現(xiàn)翻轉(zhuǎn)功能當(dāng)出錯時(shí)，輸出為1，使電路回到上一個(gè)正確的狀態(tài)。2、4為二進(jìn)制全加器電路模塊實(shí)現(xiàn)加法計(jì)數(shù)功能。3、移位寄存器電路模塊保存比賽兩隊(duì)得分情

4、況的4個(gè)相鄰狀態(tài)，出錯時(shí)將調(diào)用上一個(gè)正確狀態(tài)。4、二選一數(shù)據(jù)選擇器電路模塊 用來控制移位寄存器5、 LED數(shù)碼管驅(qū)動電路模塊三、系統(tǒng)實(shí)現(xiàn)各模塊電路的源程序如下：1、D觸發(fā)器電路模塊及程序：set輸入(Q=1)，清零應(yīng)該可以用復(fù)位鍵reset吧(Q=0)。 library ieee; use ieee.std_logic_1164.all; entity sync_rsdff is port(d,clk : in std_logic; set : in std_logic; reset: in std_logic; q,qb : out std_logic); end sync_rsdff; a

5、rchitecture rtl_arc of sync_rsdff isbegin process(clk) begin if (clkevent and clk=1) then if(set=0 and reset=1) then q=1; qb=0; elsif (set=1 and reset=0) then q=0; qb=1; else q=d; qb=not d; end if; end if;end process; end rtl_arc;2、 移位寄存器模塊電路及程序：library IEEE;use IEEE.std_logic_1164.all;entity shft_r

6、eg isport (DIR : in std_logic;CLK : in std_logic;CLR : in std_logic;SET : in std_logic;CE : in std_logic;LOAD : in std_logic;SI : in std_logic;DATA : in std_logic_vector(3 downto 0);data_out : out std_logic_vector(3 downto 0);end shft_reg;architecture shft_reg_arch of shft_reg issignal TEMP_data_out

7、 : std_logic_vector(3 downto 0);beginprocess(CLK)beginif rising_edge(CLK) thenif CE = 1 thenif CLR = 1 thenTEMP_data_out = 0000;elsif SET = 1 thenTEMP_data_out = 1111;elsif LOAD = 1 thenTEMP_data_out = DATA;elseif DIR = 1 thenTEMP_data_out = SI & TEMP_data_out(3 downto 1);elseTEMP_data_out = TEMP_da

8、ta_out(2 downto 0) & SI;end if;end if;end if;end if;end process;data_out = TEMP_data_out;end architecture;3、二選一數(shù)據(jù)選擇器電路模塊及程序：entity mux isport(do,d1:in bit;sel:in bit;q:out bit);end mux;architecture a of mux is beginqa1,b=b1,sum=sum1,hcarry=cout1);u2:fulladd PORT MAP(in1=a2,in2=b2,cin=cout1,fsum=sum2

9、,fcarry=cout2);u3:fulladd PORT MAP(in1=a3,in2=b3,cin=cout2,fsum=sum3,fcarry=cout3);u4:fulladd PORT MAP(in1=a4,in2=b4,cin=cout3,fsum=sum4,fcarry=cout4);END add_arc;5、七段譯碼電路及程序：library ieee;use ieee.std_logic_1164.all;entity deled is port( datain:in std_logic_vector(3 downto 0); qout:out std_logic_vec

10、tor(6 downto 0) );end deled;architecture func of deled isbegin process(datain) begin if datain= 0000 then qout=; elsif datain= 0001 then qout=; elsif datain= 0010 then qout=; elsif datain= 0011 then qout=; elsif datain= 0100 then qout=; elsif datain= 0101 then qout=; elsif datain= 0110 then qout=; e

11、lsif datain= 0111 then qout=; elsif datain= 1000 then qout=; elsif datain= 1001 then qout=; else null; end if; end process;end func;四、系統(tǒng)仿真1、D觸發(fā)器電路模塊仿真波形：2、移位寄存器模塊電路仿真波形：3、二選一數(shù)據(jù)選擇器電路模塊仿真波形：4、加法計(jì)數(shù)器的電路模塊仿真波形：5、七段譯碼電路仿真波形：五硬件驗(yàn)證說明這次設(shè)計(jì)采用的硬件電路有芯片EP1K10TC100-3,實(shí)驗(yàn)板上標(biāo)準(zhǔn)時(shí)鐘電路、LED 顯示等，六、總結(jié)七、參考書目1PLD與數(shù)字系統(tǒng)設(shè)計(jì)李輝 西安電子科技大學(xué)出版社 20052E