PLD運動計時器實驗報告

1、.運動計時器設計報告PLD與數(shù)字系統(tǒng)設計實驗報告-設計性實驗報告（運動計時器1、實驗說明：作為Verilog語言的初學者，此次報告全面的展示了計時器實驗設計的過程，總結了自己學習的一些內(nèi)容。計時器設計的實現(xiàn)方法比較多，本設計的創(chuàng)新點主要有以下方面：使用了硬件描述語言和原理圖混合輸入的方式，進行模塊化設計，生成電路元件符號，設計方法比較直觀，方便其他實驗進行模塊調(diào)用。計時器的暫停開始功能的控制，使用StateCAD圖像化的設計方式，利用狀態(tài)機實現(xiàn)該模塊的設計。1.1 實驗要求使用Xilinx公司的Spartan3S 400AN開發(fā)板上的相關模塊，利用ISE開發(fā)軟件完成運動計時器的設計，要求實現(xiàn)如

2、下功能：（1）在LED數(shù)碼管上顯示分鐘和秒，最長的計時時間為59：59。（2）自定義清零按鍵，按下該按鍵，在數(shù)碼管上顯示的時間為00：00。（3）自定義啟動/暫停按鍵，按下該按鍵，則啟動或暫停計時器計時。其功能與實際的計時器的開始/停止按鈕功能相同。1.2 實驗工具XUP（FPGA:Spartan3S400AN）實驗開發(fā)板Xilinx軟件ISE13.4開發(fā)軟件二、實驗分析設計過程實驗設計理念主要為自頂向下的設計方法，這也是數(shù)字系統(tǒng)設計中最常用的設計方法，也是基于芯片的系統(tǒng)設計的主要方法。它的基本原理框圖如下：圖 1 設計方法框圖自頂向下的設計方法利用功能分割手段將設計由上到下進行層次化和模塊化

3、，即分層次、分模塊進行設計和仿真。功能分割時，將系統(tǒng)功能分解為功能塊，功能塊再分解為邏輯塊，邏輯塊再分解為更少的邏輯塊和電路。如此分割，逐步的將系統(tǒng)細化，將功能逐步具體化，模塊化。高層次設計進行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細描述在下一設計層次說明，最底層的設計才涉及具體寄存器和邏輯門電路等實現(xiàn)方式的描述。2.1 各模塊描述語言的實現(xiàn)本實驗采用硬件描述語言和電路原理圖混合輸入的方式實現(xiàn)，用Verilog描述語言分別產(chǎn)生計數(shù)、顯示和控制模塊，然后將這些模塊生成電路符號并構成一個頂層電路原理圖，這種方法使用方便，設計也比較直觀，并且生成的功能模塊方便其他設計的調(diào)用。下面是每個

4、模塊設計的思路：2.1.1 計時模塊的設計本模塊的設計類似于數(shù)字時鐘的方法，秒、分都是60 進制計數(shù)，采用了 6 進制計數(shù)器與10 進制計數(shù)器的組合實現(xiàn)；控制邏輯主要是用來實現(xiàn)計數(shù)和清零。首先，要由系統(tǒng)時鐘（50Mhz）分頻得到秒信號，秒時鐘累加即可得到分鐘信號,分頻方案主要有以下兩種：a) 占空比1:1方波信號分頻效果如下圖所示，（這里為了仿真的方便改變計數(shù)器的數(shù)值）圖 2 秒信號（方波形式）b) 非方波形式從50Mhz的時鐘信號分頻，得到秒信號高電平的脈沖寬度為分頻時鐘的一個周期，控制秒鐘加1。圖 3 秒信號（非方波形式）本實驗采用第二種分頻方式，主要是為了防止在進行綜合的時候出現(xiàn)分頻信號

5、向系統(tǒng)時鐘偏移（clock skew）的警告，一般遵循使用一個時鐘域幾個使能域優(yōu)于多個全局時鐘域的規(guī)則。 圖4 時鐘偏移的考慮其次，用分頻出的秒信號，作為計數(shù)模塊秒低位計數(shù)器的觸發(fā)信號，依此完成秒高位、分低位、分高位的計數(shù)功能。其實現(xiàn)方法是使用四個always進程模塊，分別對計時器的四位計數(shù)，由于always進程是并行的，因此可以提高程序運行的效率。對其仿真結果如下所示：圖 5 計數(shù)器仿真上圖是計數(shù)器仿真部分截圖，從圖中數(shù)據(jù)看到，計數(shù)器功能正常。此模塊所對應的程序如下所示：module timer(clken,rst,clk_50M,sec1,sec2,min1,min2);input clk

6、_50M;/系統(tǒng)時鐘input clken,rst;/其中clken是控制計數(shù)信號，rst是清零信號，都由控制模塊產(chǎn)生output 3:0sec1;output 3:0sec2;output 3:0min1;output 3:0min2;reg 3:0 sec1; /秒低位信號reg 3:0 sec2; /秒高位信號reg 3:0 min1; /分鐘低位信號reg 3:0 min2; /分鐘高位信號reg 27:0 count;reg clk_1H;/分頻得到1s的信號always (posedge clk_50M or posedge rst ) begin if(rst) begin co

7、unt <= 28'd0; end else begin /if(count=28'd2499_9999) if(count=28'd4) begin count <= 28'd0; clk_1H <= 1'd1; end else begin count <= count+1; clk_1H <= 1'd0; end endend/秒個位計數(shù)器always (posedge clk_50M or negedge rst) begin if(rst) begin sec1 <= 4'b0; end el

8、se if(clken)/計數(shù)使能信號 begin if(clk_1H) begin if(sec1 = 4'b1001) sec1 <= 4'b0000; else sec1 <= sec1+4'b0001; end endend/秒十位計數(shù)器always (posedge clk_50M or negedge rst) begin if(!rst) begin sec2 <= 4'b0; end else if(clken)/計數(shù)使能信號 begin if(clk_1H&&(sec1 = 4'b1001)/秒信號和秒

9、低位信號控制秒高位計數(shù) begin if(sec2 = 4'b0101) sec2 <= 4'b0; else sec2 <= sec2+4'b0001; end end end /分個位計數(shù)器always (posedge clk_50M or negedge rst) begin if(rst) begin min1 <= 4'b0; end else if(clken) begin if(clk_1H&&(sec1 = 4'b1001)&&(sec2 =4'b0101) begin if(m

10、in1 = 4'b1001) min1 <= 4'b0; else min1 <= min1 +4'b0001; end end end /分十位計數(shù)器always (posedge clk_50M or negedge rst) begin if(rst) begin min2 <= 4'b0; end else if(clken) begin if(clk_1H&&(sec1 = 4'b1001)&&(sec2 = 4'b0101)&&(min1 = 4'b1001)

11、begin if(min2 = 4'b0101) min2 <= 4'b0; else min2 <= min2 +4'b0001; end end end endmodule2.1.2 數(shù)碼管顯示模塊設計本模塊主要是對數(shù)碼管顯示進行動態(tài)掃描及譯碼輸出。動態(tài)掃描顯示的原理很簡單，由于在實驗中片選信號和筆畫碼都是不經(jīng)過數(shù)據(jù)鎖存而直接由IO口送數(shù)碼管的，并且四位數(shù)碼管共用并行的筆畫碼數(shù)據(jù)線，因此必須輪流選中某一位數(shù)碼管，才能使各位數(shù)碼管能顯示不同的數(shù)字或符號。再利用人眼睛對50Hz以上的光的閃爍不敏感的特性。因此，只要輪流選中某一位的時間間隔不超過20ms（對四

12、位數(shù)碼管來說，相鄰位選中間隔不超過5ms），就感覺數(shù)碼管是在持續(xù)發(fā)光顯示一樣。其次是要根據(jù)實驗板上數(shù)碼管共陽的特性進行譯碼輸出。圖 6 數(shù)碼管編碼段選設計源程序如下：使用了計數(shù)器cnt實現(xiàn)了對數(shù)碼管的逐位點亮，并在把相應的顯示數(shù)據(jù)送到該位顯示。module player(clk_50M,reset,sec1,sec2,min1,min2,dula,weil);input clk_50M;input reset;input 3:0sec1;input 3:0sec2;input 3:0min1;input 3:0min2;output 7:0 dula; /數(shù)碼管段選控制output 3:0 w

13、eil;/數(shù)碼管位選控制reg 7:0 dula;reg 3:0 weil;reg 3:0 num;reg 27:0 count;reg 1:0 cnt;reg clks;/數(shù)碼管掃描的頻率/分頻得到500hz的掃描頻率always (posedge clk_50M or negedge reset) begin if(!reset) begin count <= 28'd0; clks <= 0; end else begin if(count=28'd49_999) begin count <= 28'd0; clks <= 1'b1

14、; end else begin count <= count+1;/默認為十進制 clks <= 1'b0; end endendalways (posedge clk_50M)begin if(clks)/ begin cnt <= cnt+2'b01; end case(cnt) 2'b00 :begin weil <= 4'b1110;/最右邊的數(shù)碼管亮 num <= sec1; end 2'b01 :begin weil <= 4'b1101; num <= sec2; end 2'b1

15、0 :begin weil <= 4'b1011;/左二位 num <= min1; end 2'b11 :begin weil <= 4'b0111;/最左邊的數(shù)目管亮 num <= min2; end endcase end/譯碼模塊always (num) begin case(num) 4'b0000 :dula7:1 <= (7'b1111_110);/顯示0 4'b0001 :dula7:1 <= (7'b0110_000);/1 4'b0010 :dula7:1 <= (7&

16、#39;b1101_101);/2 4'b0011 :dula7:1 <= (7'b1111_001);/3 4'b0100 :dula7:1 <= (7'b0110_011);/4 4'b0101 :dula7:1 <= (7'b1011_011); 4'b0110 :dula7:1 <= (7'b1011_111); 4'b0111 :dula7:1 <= (7'b1110_000); 4'b1000 :dula7:1 <= (7'b1111_111); 4&

17、#39;b1001 :dula7:1 <= (7'b1111_011); default :; endcase endendmodule 2.1.3 控制模塊的設計根據(jù)實驗的要求，用一個按鍵實現(xiàn)計時器的暫停和開始的功能。這個功能的實現(xiàn)有以下兩個方案：通過檢測按鍵的電平變化，改變控制計數(shù)的變量的值，可以通過取反來實現(xiàn)0、1狀態(tài)的反轉，從而完成暫停和開始的控制。利用有限狀態(tài)機。ISE中的StateCAD支持以狀態(tài)轉移圖作為邏輯設計輸入，可以實現(xiàn)將狀態(tài)轉移圖生成HDL語言，在此基礎上進行一些必要性的修改，可以獲得控制模塊的代碼。根據(jù)清零按鍵和暫停開始按鍵輸出控制信號clken和rst，

18、控制計數(shù)模塊timer的計數(shù)和清零。在ISE中的timer工程新建狀態(tài)機文件，有限狀態(tài)機的變化過程如下：圖7 控制模塊狀態(tài)機轉換本設計使用了第二種控制方法，相比第一種方法邏輯控制較嚴密，并取得了較好的效果。其描述語言如下所示：module control(clk_50M,reset,pause,clken,rst);input clk_50M;input reset,pause;/低電平有效output clken;output rst;reg clken;reg rst;/定義狀態(tài)機的六個狀態(tài)parameter clear = 6'b000_001,parameter zero =

19、6'b000_010,parameter start = 6'b000_100,parameter counting = 6'b001_000,parameter stop1 = 6'b010_000,parameter stopped = 6'b100_000;reg 5:0 current_state;/當前狀態(tài)reg 5:0 next_state; /下一狀態(tài)always (current_state or pause) begin case(current_state) clear:begin next_state <= zero; clk

20、en <= 1'b0; rst <= 1'b1; end zero:begin next_state <= (pause)?zero:start; clken <= 1'b0; rst <= 1'b0; end start:begin next_state <= (pause)?counting:start; clken <= 1'b0; rst <= 1'b0; end counting:begin next_state <= (pause)?counting:stop1; clken &l

21、t;= 1'b1; rst <= 1'b0; end stop1:begin next_state <= (pause)?stopped:stop1; clken <= 1'b0; rst <= 1'b0; end stopped:begin next_state <= (pause)?stopped:start; clken <= 1'b0; rst <= 1'b0; end endcaseendalways (posedge clk_50M or negedge reset) begin if(!re

22、set) current_state = clear; else current_state = next_state; endendmodule2.2 綜合及設計實現(xiàn)在完成各模塊的HDL描述后，進行語法的檢查，生成電路模塊設計頂層原理圖。加入用戶約束文件，確定對應的管腳編號，最后對原理圖進行綜合和設計實現(xiàn)及生成下載文件。2.2.1 各模塊原理圖的生成在當前工程窗口中的Design Utilites項目中，雙擊Creat Schmatic Symbol命令，得到三個模塊control、timer、display原理圖，如下所示：圖8 控制模塊原理圖圖9 計數(shù)模塊原理圖圖10 顯示模塊原理圖2.2.2 頂層原理圖