電路版圖設(shè)計(jì)與規(guī)則

1、第三章 集成電路版圖設(shè)計(jì)每一個(gè)電路都可以做的很完美,對(duì)應(yīng)的版圖也可以畫(huà)的很藝術(shù)，需要的是耐心和細(xì)心，當(dāng)然這需要知識(shí)，至少我這么認(rèn)為。3.1認(rèn)識(shí)設(shè)計(jì)規(guī)則（design rule）什么是設(shè)計(jì)規(guī)則？根據(jù)實(shí)際工藝水平(包括光刻精度、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線(xiàn)寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。芯片上每個(gè)器件以及互連線(xiàn)都占有有限的面積。它們的幾何圖形形狀由電路設(shè)計(jì)者來(lái)確定。（從圖形如何精確地光刻到芯片上出發(fā)，可以確定一些對(duì)幾何圖形的最小尺寸限制規(guī)則，這些規(guī)

2、則被稱(chēng)為設(shè)計(jì)規(guī)則）制定設(shè)計(jì)規(guī)則的目的：使芯片尺寸在盡可能小的前提下，避免線(xiàn)條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來(lái)的問(wèn)題，盡可能地提高電路制備的成品率。設(shè)計(jì)規(guī)則中的主要內(nèi)容：Design Rule通常包括相同層和不同層之間的下列規(guī)定：最小線(xiàn)寬 Minimum Width最小間距 Minimum Spacing最小延伸 Minimum Extension最小包圍 Minimum Enclosure最小覆蓋 Minimum Overlay集成電路版圖設(shè)計(jì)規(guī)則通常由集成電路生產(chǎn)線(xiàn)給出，版圖設(shè)計(jì)者必須嚴(yán)格遵守！3.2模擬集成電路版圖設(shè)計(jì)中遵從的法則3.2.1電容的匹配對(duì)于IC layout工程師來(lái)說(shuō)正確

3、地構(gòu)造電容能夠達(dá)到其它任何集成元件所不能達(dá)到的匹配程度。下面是一些IC版圖設(shè)計(jì)中電容匹配的重要規(guī)則。1）遵循三個(gè)匹配原則：它們應(yīng)該具有相同方向、相同的電容類(lèi)型以及盡可能的靠近。這些規(guī)則能夠有效的減少工藝誤差以確保模擬器件的功能。2）使用單位電容來(lái)構(gòu)造需要匹配的電容，所有需要匹配的電容都應(yīng)該使用這些單位電容來(lái)組成，并且這些電容應(yīng)該被并聯(lián)，而不是串聯(lián)。3）使用正方塊電容，并且四個(gè)角最好能夠切成45度角。周長(zhǎng)變化是導(dǎo)致不匹配的最主要的隨機(jī)因素，周長(zhǎng)和面積的比值越小，就越容易達(dá)到高精度的匹配。在需要匹配的電容之問(wèn)使用相同的單位電容就能夠最大可能的實(shí)現(xiàn)匹配。4）在匹配的電容四周擺放一些虛構(gòu)的電容，能夠有

4、效減少工藝誤差，這些虛構(gòu)的電容也要和匹配的單位電容有相同的形狀和大小，并有相同間距。5）盡可能是需要匹配的電容大些。增加電容的面積能有效減少隨機(jī)的不匹配。一般在CMOS工藝中比較適當(dāng)?shù)拇笮∈?0um×20um到50um×50um。如果電容的面積大于1000um² ，建議把它分成一些單位電容，做交叉耦合處理能夠減少梯度影響以及提高全面匹配。6）對(duì)于矩形陣列，盡可能減小縱橫比，1：l是最佳的。7）連接匹配電容的上極板到高阻抗信號(hào)上，這樣比接下極板能夠減少寄生電容。如果襯底的噪音耦合也是非常關(guān)心，建議在整個(gè)電容建一個(gè)N阱，這個(gè)阱最好連接到一個(gè)干凈的模擬參考電壓，比如地線(xiàn)

5、。8）需要匹配的電容要遠(yuǎn)離大功耗的器件、開(kāi)關(guān)晶體管以及數(shù)字晶體管，以減少耦合的影響。9）不要在匹配電容上走金屬線(xiàn)，減少噪音和耦合的影響。3.2.2電阻的匹配在IC版圖（layout）的設(shè)計(jì)中，作為無(wú)源器件的電阻，其匹配也是很重要的，一個(gè)優(yōu)秀的IC版圖工程師將會(huì)遵守更多的匹配規(guī)則，使其因工藝產(chǎn)生的誤差減小到最少。1）遵循三個(gè)匹配的原則：電阻應(yīng)該被放置相同的方向、相同的器件類(lèi)型以及相互靠近。這些原則對(duì)于減少工藝誤差對(duì)模擬器件的功能的影響是非常有效的。2）使用相同的類(lèi)型、相同寬度、長(zhǎng)度電阻以及相同的間距，版圖如下圖所示。3）對(duì)于高精確的電阻，建議電阻的寬度為工藝最小寬度的5倍，這樣能夠有效降低工藝誤

6、差。版圖如下圖所示。4）對(duì)于高精確的電阻，建議電阻的寬度為工藝最小寬度的5倍，這樣能夠有效降低工藝誤差。版圖如下圖所示。5）避免使用短的電阻，因?yàn)槎痰碾娮韪菀资芄に囌`差的影響，中度匹配的電阻一般應(yīng)該大于5方塊電阻，精確匹配的電阻一般至少不小于50um。6）使用交叉陣列電阻。如果陣列中有大量的電阻時(shí)，建議把電阻放置成多層的結(jié)構(gòu)，形成二維陣列。版圖如下圖所示。7）匹配的電阻要遠(yuǎn)離大功率器件、開(kāi)關(guān)晶體管以及數(shù)字晶體管，減少耦合的影響。8）不要在匹配的電阻上使用金屬連線(xiàn)，盡可能避免耦合和噪音的影響。版圖如下圖所示。9）對(duì)于一些阻值小于20歐姆的電阻，使用金屬層(metal layer)來(lái)做電阻，會(huì)得

7、到準(zhǔn)確的阻值。3.2.3 IC版圖中的Metal slot和Metal density在IC版圖layout時(shí)，Design Rules中往往會(huì)注明金屬線(xiàn)大于一定寬度時(shí)要挖slot，同時(shí)也會(huì)對(duì)metal density做出限定，小于規(guī)定的百分比時(shí)就要加dummy metal，由此看到的是這兩條規(guī)則向著同一目的，那就是整個(gè)芯片上的金屬的均勻性。試想芯片上的金屬密度不夠均勻，有的地方密度大，有的地方密度小，那么在經(jīng)過(guò)金屬淀積后，metal density小的地方已經(jīng)出現(xiàn)了低凹，再進(jìn)行刻蝕和拋光后，原本Layout（版圖）上metal density較低的區(qū)域，對(duì)應(yīng)在wafer上此時(shí)的metal的厚

8、度要相比metal density較高區(qū)域的薄。故直接影響到wafer的平坦度，從而影響后續(xù)工序的精準(zhǔn)度，造成IC之電性不良、直接影響wafer的良率。當(dāng)整個(gè)芯片layout金屬密度過(guò)低時(shí)，wafer 上對(duì)應(yīng)需要刻蝕掉的metal量就多，容易造成刻蝕不干凈，有過(guò)多metal殘留于wafer上，影響后續(xù)工序。而當(dāng)整個(gè)芯片layout金屬密度過(guò)高時(shí)，則wafer 上對(duì)應(yīng)需要刻蝕掉的metal量就少，容易造成刻蝕過(guò)量，對(duì)正常的metal導(dǎo)線(xiàn)也去刻蝕掉。 IC設(shè)計(jì)中的幾種功率管版圖1）常規(guī)連線(xiàn)優(yōu)點(diǎn)：提供了源極和漏極間最大可能的金屬連線(xiàn)數(shù)量，使連線(xiàn)寬度最大化缺點(diǎn)：產(chǎn)生額外壓使器件中的電流分布不均勻3.2.5 IC設(shè)計(jì)中實(shí)際的設(shè)計(jì)規(guī)則（見(jiàn)附件）2）對(duì)角連線(xiàn)優(yōu)點(diǎn)：逐漸變細(xì)的總線(xiàn)可以減小偏置效應(yīng)，使電流均勻分布于晶體管各叉指。3）華夫餅式優(yōu)