使用手冊仿真分冊

1、.Candence使用手冊_仿真分冊前言PCB仿真 Cadence軟件是我們公司統(tǒng)一使用的原理圖設計、PCB設計、高速仿真的 EDA工具。進行仿真工作需要有很多方面的知識，須對高速設計的理論有較全面的認識，并對具體的單板原理有一定的了解，還需具備仿真庫的相關知識等。在這個分冊中僅對仿真軟件的使用進行較詳細的闡述，還介紹高速設計的一些相關理論，仿真過程是基于 Allegro SPB 15.7的 PCB SI模塊進行的。其他知識，如仿真庫的知識、約束管理器等請參閱專門的使用手冊。在此非常感謝網(wǎng)絡南研 EDA和本部 EDA對此手冊的支持。 第一章高速設計與 PCB仿真流程本章介紹高速 PCB仿真設計

2、的基礎知識和重要意義，并介紹基于 Cadence 的 Allegro SPB15.7的 PCB仿真流程。 1.1高速信號與高速設計隨著通信系統(tǒng)中邏輯及系統(tǒng)時鐘頻率的迅速提高和信號邊沿不斷變陡，PCB的走線和板層特性對系統(tǒng)電氣性能的影響也越發(fā)顯著。對于低頻設計,走線和板層的影響要求不高甚至可以完全忽略不計。當頻率超過 50MHz時，PCB走線則必須以傳輸線考慮，而在評定系統(tǒng)性能時也必須考慮 PCB板材的電參數(shù)影響。當系統(tǒng)時鐘頻率達到 120MHz及更高時，就只能使用高速電路設計方法，否則基于傳統(tǒng)方法設計的 PCB將無法工作。因此，高速電路設計技術已經(jīng)成為電子系統(tǒng)設計師必須采取的設計手段，只有通過

3、使用高速電路設計師的設計技術，才能實現(xiàn)設計過程的可控性。高速系統(tǒng)的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性問題。 通常認為如果數(shù)字邏輯電路的頻率達到或者超過 45MHZ50MHZ，而且工作在這個頻率之上的電路占整個電子系統(tǒng)的一定份量（比如說），就稱為高速電路。實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A期結果。因此，通常約定如果線傳播延時大于 1/2數(shù)字信號驅動端的上升時間，則認為此類信號是高速信號并產(chǎn)生傳輸線效應，見圖 11所示。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅動端到

4、接收端經(jīng)過一段固定的延遲時間，如果傳輸延遲時間小于 1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅動端。反之，反射信號將在信號改變狀態(tài)之后到達驅動端，如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。圖 11 傳輸線效應1.1.1高速信號的確定 上面我們定義了傳輸線效應發(fā)生的前提條件，但是如何得知線延時是否大于 1/2驅動端的信號上升時間呢？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在 PCB設計中由實際布線長度決定。圖 12為信號上升時間和允許的布線長度 (延時)的對應關系。 PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔

5、多，器件管腳多，網(wǎng)線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為 0.2ns。如果板上有 GaAs芯片，則最大布線長度為 7.62mm。圖 12 信號上升時間與允許布線長度的對應關系設 Tr為信號上升時間， Tpd 為信號線傳播延時 (見圖 13)。如果 Tr4Tpd，信號落在安全區(qū)域。如果 2TpdTr4Tpd，信號落在不確定區(qū)域。如果 Tr2Tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應該使用高速布線方法。圖 13 信號傳播線延時與上升時間的關系 1.1.2 邊緣速率引發(fā)高速問題 EDA設計工程師發(fā)現(xiàn) SI問題的起因不僅僅是高速設計。真正的原因不是系統(tǒng)

6、時鐘速率的提高，而是驅動器上升和下降時間的縮短。隨著芯片制造工藝技術的進步及 IC制造商轉向采用 0.25微米或更小工藝，他們所生產(chǎn)的標準元件的裸片尺寸越來越??；邊緣速率越來越快，最終會導致 PCB設計中高速問題的產(chǎn)生，而傳統(tǒng)的高速分析是不考慮這類問題的。此外，當 IC制造商轉向可在更小面積上封裝更多功能的高密度器件時，需要開發(fā)新型的封裝技術。現(xiàn)在， BGA、CSP和 MCM等封裝技術都可根據(jù)設計要求，在小型封裝內提供更多的引腳和更少的封裝寄生參數(shù)。盡管這些新型器件體積極小，但它們也有其自身的問題。例如，互連線較長。即便不考慮系統(tǒng)時鐘速率，高的上升時間和更長的走線長度也讓電路板設計工程師面臨著

7、嚴峻的挑戰(zhàn)。只要傳輸線長度引起的延遲超過驅動器上升/下降時間有效長度的六分之一，就會引起傳輸線問題。例如，若上升時間為 1 ns，走線邊緣速率為每英寸 2ns，只要走線長度超過 1英寸，就會發(fā)生傳輸線問題。眾所周知，走線長度小于 1英寸的電路板極為少見。因此，采用上升時間為 1ns的設計肯定會出現(xiàn)高速設計問題。隨著新型 IC工藝的出現(xiàn)，情況會變得越來越糟。因為上升時間將很快發(fā)展到 1ns以下。實際上，大約每隔三年晶體管門長度就會縮短，而其相應的開關速率會增長約 30%。 SI問題的表現(xiàn)方式很多。當邊緣速率上升時，時序問題首先暴露出來。傳輸線效應造成的阻尼振蕩 (Ringing)、正尖峰(ove

8、rshoot)和負尖峰 (undershoot)有可能超過規(guī)定的噪音容限。在低速系統(tǒng)中，互連延遲和阻尼振蕩可以忽略不計，因為在這種系統(tǒng)中信號有足夠的時間達到穩(wěn)定。但是當邊緣速率加快，系統(tǒng)時鐘速率上升時，信號在器件之間的傳輸時間以及同步準備時間都縮短了。當邊緣速率低于 1ns時，串擾問題也出現(xiàn)了。通常串擾問題出現(xiàn)在高邊緣速率、高密度的電路板上，其成因是走線之間的耦合。亞納秒級邊緣速率會引起高頻諧振，很容易耦合到鄰近的互連線中，從而造成串擾，擁有大量高速互連的電路板特別容易產(chǎn)生此類問題。當高速器件的邊緣速率低于 0.5ns時，電源系統(tǒng)穩(wěn)定性和 EMI等問題也隨之產(chǎn)生。來自大容量數(shù)據(jù)總線的數(shù)據(jù)交換速

9、率特別快，當它在電源層中產(chǎn)生足以影響信號的強波紋時，就會產(chǎn)生電源穩(wěn)定性問題。高速信號也可能產(chǎn)生輻射，EMI因而也成為要關注的另一個設計問題。 1.1.3 傳輸線效應 PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結構。串聯(lián)電阻的典型值 0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的 PCB連線中之后，連線上的最終阻抗稱為特征阻抗 Zo。線徑越寬，距電源 /地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個

10、反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩(wěn)定。這種效應被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。注：關于傳輸線的等效電路請參照電氣篇中的“相關計算”。 圖 1傳輸線的等效電路基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。 反射信號 Reflected signals 延時和時序錯誤 Delay & Timing errors 多次跨越邏輯電平門限錯誤 False Switching 過沖與下沖 Overshoot/Undershoot 串擾 Induced Noise (or cros

11、stalk) 電磁輻射 EMI radiation 反射信號 Reflected signals如果一根走線沒有被正確終結(終端匹配)，那么來自于驅動端的信號脈沖在接收端被反射，從而引發(fā)不預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統(tǒng)的失敗。 反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。圖 15 反射信號延時和時序錯誤 Delay & Timing errors：信號

12、延時和時序錯誤表現(xiàn)為：信號在邏輯電平的高低門限之間變化時保持一段時間信號不跳變，過多的信號延時可能導致時序錯誤和器件功能的混亂。 通常在有多個接收端時會出現(xiàn)問題，電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。 信號延時產(chǎn)生的原因：驅動過載，走線過長。圖 1 信號延時錯誤 多次跨越邏輯電平門限錯誤 False Switching： 信號在跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產(chǎn)生的原因：過長的走線，未被終結的傳輸線，過量電容或電

13、感以及阻抗失配。圖 1 邏輯開關錯誤翻轉 過沖 Overshoot/Undershoot： 過沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。圖 1信號的上沖與下沖串擾 Induced Noise (or crosstalk) ：串擾表現(xiàn)為在一根信號線上有信號通過時，在 PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。信號線距離地線越近，線間距越大，產(chǎn)生的串擾信號越小。異步信號和時鐘信號更容易產(chǎn)生串擾。因此消除串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。電磁輻射 EMI

14、 radiation ：EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問題包含本身產(chǎn)生過量的電磁輻射及受周圍電磁輻射干擾兩方面。EMI表現(xiàn)為當數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設備的正常工作；或者是對周圍電磁干擾過于敏感。 1.2 高速 PCB仿真的重要意義 1.2.1板級 SI仿真的重要意義 過去，PCB性能要采用一系列儀器測試電路板原型(通常接近成品)來評定。電路的復雜性增加之后，多層板和高密度電路板出現(xiàn)了，人們開始用自動布線工具來處理日益復雜的元器件之間的互聯(lián)。此后，電路的工作速度不斷提高，功能不斷翻新，元器件之間連

15、線的物理尺寸和電路板的電特性日益受到關注。從根本上講，市場是電路板級仿真的強勁動力。在激烈競爭的電子行業(yè)，快速地將產(chǎn)品投入市場至關重要，傳統(tǒng)的 PCB設計方法要先設計原理圖，然后放置元器件和走線，最后采用一系列原型機反復驗證/測試。修改設計意味著時間上的延遲，這種延遲在產(chǎn)品快速面市的壓力下是不能接受的。圖 19 PCB設計流程比較“ 第一時間推出產(chǎn)品”的設計目標不只是一句廣告詞，事實上，這是生死攸關的競爭需要。在產(chǎn)品設計初期識別、預防和改正設計錯誤，可以防止電路板出錯，這種操作模式比以往任何時候都至關重要，PCB仿真就是最好的方法之一。板級仿真工具的作用就是在電路板制造前后幫助設計人員更快地開

16、展調試工作。 Cadence公司的 PCB SI和 SigXplor設計工具為我們高速 PCB的仿真提供了強有力的手段，在系統(tǒng)方案設計與決策的時候，通過仿真往往能解決很多懸而未決的棘手問題，增加了對系統(tǒng)設計方案的可預見性，配合后端的 PCB設計與后仿真，能使我們從根本上解決高速信號的分析與處理問題。 1.2.2系統(tǒng)級 SI仿真的重要意義 新一代的 EDA信號完整性工具主要包括布線前/布線后 SI分析工具和系統(tǒng)級 SI工具等。使用布線前 SI分析工具可以根據(jù)設計對信號完整性與時序的要求在布線前幫助設計者選擇元器件、調整元器件布局、規(guī)劃系統(tǒng)時鐘網(wǎng)絡和確定關鍵線網(wǎng)的端接策略。SI分析與仿真工具不僅可

17、以對一塊 PCB板的信號流進行分析，而且可以對同一系統(tǒng)內其它組成部分如背板、連接器、電纜及其接口進行分析，這就是系統(tǒng)級的 SI分析工具。針對系統(tǒng)級評價的SI分析工具可以對多板、連接器、電纜等系統(tǒng)組成元件進行分析，并可通過設計建議來幫助設計者消除潛在的 SI問題，它們一般都包括 IBIS模型接口、2維傳輸線與串擾仿真、電路仿真、SI分析結果的圖形顯示等功能。這類工具可以在設計包含的多種領域如電氣、EMC、熱性能及機械性能等方面綜合考慮這些因素對 SI的影響及這些因素之間的相互影響，從而進行真正的系統(tǒng)級分析與驗證。對已經(jīng)設計完成的系統(tǒng)的 PCB進行后仿真發(fā)現(xiàn)信號完整性問題常常是非常被動的事，即使后

18、仿真找到了問題所在，解決這些 SI問題往往要從頭再來，這樣一來，既增加了設計成本，也發(fā)揮不了 EDA設計工具對設計的指導作用，通過前仿真來決定系統(tǒng)的設計方案，可以有效的解決困擾我們的高速設計中的 SI問題，將后續(xù) PCB設計的風險降到最低，這就是 PCB SI和 SigXplor工具需要完成的任務。Cadence公司的 PCB SI和 SigXplor設計工具可以仿真實際物理設計中的各種參數(shù)，對系統(tǒng)中的信號完整性和時序(timing)、串擾Crosstalk)、EMI問題進行定量的分析。 運用 PCB SI和 SigXplor設計工具進行系統(tǒng)級前仿真可以驗證設計方案的可實現(xiàn)性，根據(jù)設計對 SI

19、與時序的要求來選擇關鍵元器件、優(yōu)化系統(tǒng)時鐘網(wǎng)絡及系統(tǒng)各部分的延遲、選擇合理的拓撲結構，調整 PCB的元器件布局、確定重要網(wǎng)絡的端接方案。PCB SI和 SigXplor設計工具不僅可以對一塊 PCB板的信號流進行分析，而且可以通過設置 Design Link對同一系統(tǒng)內其它組成部分如背板、接線器、Interconnect線纜及其各個功能模塊或插板進行綜合分析，完成系統(tǒng)級的 SI分析。針對系統(tǒng)級的 SI分析工具可以對多板、接線器等系統(tǒng)組成部分進行分析，得出一系列的約束條件(Constraint)給系統(tǒng)的各個組成部分。在驗證系統(tǒng)設計方案的同時得出解決 SI問題的最大設計空間(Solution sp

20、ace)，同樣是我們 EDA工程師的首要任務。 在系統(tǒng)級 SI仿真和設計驗證中，點到多點的拓撲分析一直是困擾 SI工程師的難點之一,隨著總線頻率的提高和器件的驅動能力、上升和下降延的特性差異，這些問題的解決起來越發(fā)困難，在系統(tǒng)背板設計過程中，還要考慮的系統(tǒng)對不同功能單元的兼容性，互換性、系統(tǒng)的滿載和空載(如空載時殘余導線對 SI的影響)時，不同拓撲結構對 SI的影響，要考慮到各個功能單元的最大時序余量，給它們更大的時序空間，增加模塊的可實現(xiàn)性。目前，高速串行總線的應用在某種程度上緩解了高速系統(tǒng)設計中現(xiàn)的 SI問題，LVPECL,LVDS已經(jīng)在很多高速系統(tǒng)中廣泛采用，采用點到點的簡單拓撲結構也可

21、以避免不少高速設計問題。 系統(tǒng)級仿真的設計過程往往是一個不斷反復的過程,通過仿真提高系統(tǒng)的兼容性，給各個功能模塊或子單元最大的時序空間是我們追求的目標，同時，還要考慮到器件工作在最惡劣情況下(Worst case)系統(tǒng)的時序(timing)，過沖(Overshoot,Undershoot),EMI等方面的問題，這對于提高系統(tǒng)的穩(wěn)定性和可靠性起到非常重要的作用。 1.3高速 PCB仿真設計基本流程 1.3.1 PCB仿真設計的一般流程： 圖 1-10 PCB仿真設計的一般流程原理圖設計階段： 編制元件表、建立連線網(wǎng)表、建立元器件封裝庫、確定電路邏輯符號與物理器件的映射（指定元器件封裝）PCB前仿

22、真 高速 PCB的前仿真包括以下幾個方面：信號完整性(SI)仿真時序(TIMING)仿真電磁兼容性(EMI)仿真PCB布局布線： 模板設計、確定 PCB尺寸、形狀、層數(shù)及層結構、元件放置、輸入網(wǎng)表、設計 PCB布線規(guī)則、 PCB交互布局、PCB走線、 PCB光繪文件生成、鉆孔數(shù)據(jù)文件。PCB后仿真 高速 PCB的后仿真包括以下幾個方面：信號完整性(SI)后仿真，電源完整性(PI)后仿真，電磁兼容性(EMI)后仿真功能、性能、EMI測試： 單板調試、性能測試、設計驗證、溫度試驗、EMI測試等。 1.3.2基于 CADENCE Allegro工具的板極仿真設計的流程 Cadence板級系統(tǒng)設計的基

23、本思路可用圖 2.2所示的完整流程給予描述，各部分內容如下： 1.項目管理器（Project Manager）：管理項目設計所使用的工具及工具所產(chǎn)生的數(shù)據(jù)。 2.原理圖輸入（Design Entry）：完成設計輸入，由 Concept-HDL工具實現(xiàn)，在這一環(huán)境中，可以靈活使用各種工具，快速高效的將原理圖送入計算機，生成后續(xù)工具能夠處理的設計數(shù)據(jù)。 3.設計轉換（Transfer to PCB Design）在原理圖設計完成之后，要生成描述其連接關系的文件及元件的封裝說明，以便能夠進入布局布線設計，或者在布局、布線完成之后，要將其最終的 PCB信息反饋到原理圖上，以保證原理圖與 PCB設計的一

24、致性。這種由前到后或由后到前的設計數(shù)據(jù)的轉換與傳遞都是由 Design Sync工具完成的，它是連接前端原理圖設計與后端 PCB設計的不可缺少的橋梁，完成原理圖到 PCB或 PCB到原理圖的數(shù)據(jù)傳輸。 4.板極設計（Board design）實現(xiàn)元器件的自動與交互布局、信號自動與交互布線、生成后續(xù)制造與裝配所需的各種數(shù)據(jù)文件，由Allegro工具實現(xiàn)。 5.高速 PCB規(guī)劃設計（ Floor Planner）PCB SI工具實現(xiàn)，在該環(huán)境中能夠完成高速 PCB設計的性能分析，并將發(fā)現(xiàn)的問題傳遞，到前端的 Concept-HDL或后端的 PCB Design，以便能夠得到糾正。在該環(huán)境中可以對

25、PCB版圖進行電磁兼容性（ EMC）和信號完整性分析，并將分析結果傳遞到 Concept-HDL和 Allegro，從而不斷修改和完善 PCB版圖，這一工具在信號頻率較高的 PCB版圖設計中尤為有用。圖 1-11 Allgero板級設計流程基于 Cadence Allegro設計工具的 PCB設計流程圖第二章仿真設置從這一篇開始，我們進入到仿真過程。在仿真之前，必須對需仿真的 PCB一些參數(shù)進行設置。 2.1打開 BRD文件打開 PCB SI，啟動 Cadence Product Choices 界面，如圖 21，一般我們選擇 Allegro PCB SI 630(SPECCTRAQuest)

26、：圖21 仿真選擇窗口在打開的Allegro PCB SI 630( SPECCTRAQuest)窗口中選擇菜單FileOpen命令，通過瀏覽器打開所要仿真的BRD文件，出現(xiàn)如下界面：圖2-2 Allegro PCB SI 界面 2.2調用并運行設置向導 PCB SI 在進行拓撲抽取和仿真時，對要求仿真的 PCB板必須正確包含以下信息：網(wǎng)表（ Netlist）正確描述了板中的器件和連接關系。 PCB疊層信息（PCB stackup data）為了抽取較精確的傳輸線模型必須提供的參數(shù)。 DC 電壓設置為了確定在拓撲結構中終端電壓值。 器件類屬性（Device CLASS） 要求仿真的器件的 IC

27、, IO or DISCRETE屬性正確，如集成電路為 IC屬性，接插件為 IO屬性，電阻為 DISCRETE屬性等。 仿真模型分配 對于要求仿真網(wǎng)絡所涉及到的器件的仿真模型要正確分配。 正確的 PINUSE屬性 器件的 PINUSE屬性包括 BI, GROUND, IN, NC, OCA, OCL, OUT, POWER, TRI, UNSPEC，必須對該屬性正確設置。根據(jù)上述要求，PCB參數(shù)的設置主要包括： PCB板疊層參數(shù)設置、 DC網(wǎng)絡的屬性設置、器件屬性設置(CLASS和 PINUSE屬性)、信號模型分配等。其中 PCB板疊層參數(shù)設置在前仿真中，由于沒有布線信息，可以在前仿真時不設置

28、，但在后仿真時，由于此時要對實際布線結果進行仿真，因此必須對板疊層參數(shù)進行設置。 PCB參數(shù)的設置可以手工單步設置也可以采用 Database Setup Advisor自動引導設置，手工單步設置與自動引導設置每一步執(zhí)行后的的功能界面是一樣的。下面我們講述自動引導設置的步驟，手工設置就不再重復。在進行參數(shù)設置之前應對所仿真的 PCB有較詳細的了解。通過菜單ToolsSetup Advisor命令打開 Database Setup Advisor窗口，打開的窗口如下圖所示：圖23 Database Setup Advisor窗口 2.2.1編輯疊層參數(shù)和線寬以適應信號線阻抗 在上圖中2-3點擊“

29、 ”按鈕會彈出Database Setup AdvisorCrossSection窗口，在這個窗口中會出現(xiàn)一個“ ”按鈕，點擊這個按鈕將會彈出 Layout Cross Section窗口，在這個窗口里就可以按照上邊PCB加工廠家提供的疊層參數(shù)將該 PCB板的疊層所需的參數(shù)設置好，其窗口和設置好的參數(shù)入下圖：圖24 Layout Cross Section特征阻抗設置窗口參數(shù)設置好了之后，點擊該窗口左下角的“”按鈕關閉 Layout Cross Section窗口，這樣疊層就設置完了。上圖的 Impedance列表不必輸入，它是根據(jù)前面輸入的介質厚度、線寬和銅厚自動計算出來的，我們每改動一個參

30、數(shù)的時候，按一下鍵盤的 Tab鍵，Impedance值就會動態(tài)的改變，這樣也可以驗證 PCB加工廠家提供的疊層參數(shù)是否正確。通常計算出的阻抗值與期望值只要差別不是太大，我們都認為其是正確的，因為每個 PCB加工廠家的工藝水平不同，實際生產(chǎn)出的 PCB的阻抗值與 Cadence理論計算出來的阻抗值肯定是有一定的偏差的。 Layout Cross Section窗口左下角還有關于板厚的動態(tài)顯示，板厚為 2mm+/-10，最大不能超過 2.2mm，如果板厚超厚了或者沒有達到 2mm，還需要調整一下介質或者銅厚，使最終板厚滿足 2mm的要求。如果需要對差分信號進行仿真，則將 Layout Cross

31、Section窗口右下角的 Diffrential Mode復選框“”上，這樣參照下圖的設置將差分信號的線寬和線距設置正確，將 Coulping Type的選項選成 EDGE模式（信號線的邊緣 vs.信號線邊緣）。參數(shù)設置結果如下圖所示：圖25 Layout Cross Section差分模式設置窗口在上圖中，如果我們改變線寬，在鍵盤上按 Tab鍵或者將光標移開時，將會彈出如下的窗口：圖 26 選擇計算的目標窗口上圖的意思是選擇重新計算的目標，即是，如果選擇 Diffrential Impedance那么就是線間距不變，重新計算一下阻抗值；反之，則是阻抗不變，調整線間距。我們通常是線間距不變重

32、新計算阻抗值一般是調整線寬，實際上是改變線的間距，不知對否。同樣，在我們改動線間距的時候也要彈出一個類似圖 2-7的窗口來，照樣是線寬不變而重新計算阻抗值。其彈出的窗口如下：圖 27 選擇計算的目標窗口 2.2.2輸入 DC網(wǎng)絡電平 在上一步驟（疊層參數(shù)設置）進行完之后，接下來點擊“”按鈕，下面就是對DC網(wǎng)絡的電平值進行設置了。鼠標點擊Database Setup AdvisorDC Nets窗口內的“”按鈕，就會彈出Identify DC Nets窗口（在彈出該窗口之前，如果出現(xiàn)某某DC網(wǎng)絡沒有Power和GND 焊盤的時候，關閉提示窗口即可）。打開窗口界面如下：圖 28 Identify

33、DC Nets窗口參照上圖2-8，將DC網(wǎng)絡的電平值進行設置，例如： 選擇GND網(wǎng)絡，右邊電平值輸入“ 0” 選擇+3.3v網(wǎng)絡，右邊電平值輸入“ 3.3” 選擇VCC網(wǎng)絡，右邊電平值輸入“5” 選擇VCC18網(wǎng)絡，右邊電平值輸入“1.8” 選擇VCC25網(wǎng)絡，右邊電平值輸入“2.5”點擊OK按鈕， 關閉Identify DC Nets窗口上邊有一些電源接的芯片可能由于找不到IBIS模型，這樣就不能對該芯片接的網(wǎng)絡進行仿真，也就沒有必要指定該芯片電源的電平值了，大家在以后的仿真過程中具體問題具體對待，沒有必要指定電平的時候，可以不必指定。如果你對芯片接的網(wǎng)絡不是很清楚，那么就把所有DC網(wǎng)絡的電

34、平值都輸入全。通過上邊的操作步驟可以看出，電源網(wǎng)絡命名比較規(guī)范能方便尋找電源并輸入電平值，而且不會遺漏。所以希望硬件工程師對于電源網(wǎng)絡起名一定要有規(guī)律。關于電源網(wǎng)絡指定電平的操作有不清楚的地方參看操作實例：設定電平值.avi 2.2.3分立器件和插座器件的標號歸類設置 在Database Setup Advisor窗口中點擊“”按鈕，將進入Database Setup AdvisorDevice Setup窗口，點擊該窗口的中下部 “”按鈕， Device Setup窗口彈出，需要設置的內容主要是分立元件，即連接器、電阻、排阻、電容、電感、二極管和三極管等等。具體的填寫情況和含義見下圖29：

35、圖29 Device Setup窗口參照上圖設置完之后，點擊“”按鈕關閉Device Setup窗口，這時會彈出 Device Setup Changes 報告窗口，這個窗口詳細的列出了 PINUSE和CLASS屬性變化。點擊 Close關閉Device Setup Changes 報告窗口，報告中把上邊選中的 R*、C*等分立元件都羅列了出來。 2.2.4器件賦上相應的模型 在進行仿真前，要將器件賦上相應的模型，CADENCE應用 DML模型，這種模型可以從 IBIS轉換而來。在Database Setup AdvisorDevice Setup窗口中點擊“”按鈕，將進入Database S

36、etup AdvisorSI Models窗口，點擊該窗口的中央的“”按鈕， Signal Model Assignment窗口彈出（如果彈出警告的窗口，選擇Yes繼續(xù)）。這個窗口的功能主要是對器件賦相應的模型，以及對分立元件生成Espice模型。窗口界面見下圖： 圖210 Signal Model Assignment窗口 該界面有三個標簽欄，提供了三種不同的列表方式進行模型分配，作用是一樣的： Create Model 可以用來產(chǎn)生 IBIS Device Model和 Espice Device Model。一般阻容器件模型和接插件模型使用該功能產(chǎn)生。 Find Model 模型分配。例

37、如給電阻 R706分配模型：首先選中電阻R706（Devie名稱RESISTOR_SMD-31160025,1206R,51B），然后執(zhí)行 Find Model 命令，出現(xiàn) Model Browser界面。在 Model Type Filter中選中 Espice Device，在 Model Name pattern中輸入通配符*，列出庫中的所有 Espice Device模型。選中 50或者resistor50后模型將自動分配給器件R706。 Edit Model 編輯模型參數(shù) Auto Setup 自動分配模型。當模型名與器件的 Refdes名相同時，執(zhí)行 Auto Setup命令可以自

38、動將模型分配給該器件。 Save 保存模型分配映射文件。 Load 調入模型分配映射文件。 Perference 仿真參數(shù)設置。在賦器件模型之前要將模型所在的路徑賦正確（一般器件的 IBIS模型都集中放在一個目錄下），模型的路徑管理菜單是：AnalyzeSI/EMI SimLibrary或者點擊工具欄圖標“”都可以打開如下的 Signal Analysis Library Browser窗口：圖211 Signal Model Library Browser窗口3.2.4.1 用公司仿真庫給器件賦模型 我們公司有統(tǒng)一的仿真庫， 所以要求用統(tǒng)一的仿真庫流程進行模型配置。公司的仿真庫由專人進行維護

39、和管理。在使用仿真庫時直接調用總庫的 NDX進行瀏覽或查詢，自動給器件賦上模型，然后在 PCB仿真設計環(huán)境下直接調用 dml文件（模型）進行仿真。關于仿真庫的具體使用可參照仿真庫使用手冊。 公司的仿真庫放在服務器 10.12.18.61ztelibSigNoiseLib下，公司統(tǒng)一庫根據(jù)模型的分布和管理分成十個 ndx文件，如下圖 212：圖 212公司仿真庫在給 PCB的元件賦模型前，先進行路徑設置：在 PCB設計環(huán)境下， SetupUser PreferencesDesign_pathssignoisepath:選擇 NDX文件所在目錄，如映射盤 Z:SigNoiseLib，如下圖所示：圖

40、 2-13設置公司仿真庫路徑一塊經(jīng)過仿真的單板的文件管理，應該有其對應的模型配置文件 DAT，根據(jù)單板要仿真的器件先估計一下模型的分布情況，確定要調用的 NDX文件，在 PCB仿真設計環(huán)境下，把所用到的 NDX調出來，如圖 214：圖 214調出所用到的 ndx然后可以查看模型的自動配置情況，操作如圖 215：圖 215按仿真庫自動配置模型從圖 216可以看到模型的自動配置情況，在這過程，如果前面沒有對電源網(wǎng)絡進行定義，會有一個提問，按“YES”繼續(xù)。圖 216模型配置情況具體內容請參見專門的仿真庫使用手冊和仿真庫管理流程仿真庫，接插件的仿真庫是如何建立的？這種仿真的可信度如何？。 3.2.4

41、.2 手工給器件賦模型 如果需要手工調用模型，請按下面的步驟進行：由于Cadence軟件不能直接使用 IBIS模型，所以IBIS模型必須轉換成 Cadence可識別的DML文件才可以，轉換的菜單在上圖 3-11最下端的 Translateibis2signoise，轉換之后的 DML文件可以與IBIS文件放在同一目錄下，轉換的操作實例為：生成DS90CP22的DML文件.avi如果，你轉換IBIS模型報錯的話，用IBIS模型的語法檢查程序：開始>程序>Allegro SPB 15.7=> Model Integrity，進行語法檢查，檢查結束后將正確的File name改成所

42、需模型名即可。 DML文件轉換完成之后，下面就將這些文件所在的路徑加到 Device Library Files列表下邊，點擊 Add Existing Library->按鈕，在下拉列表中選擇 Local Library Path 選項，然后通過瀏覽器將 DML文件所在的路徑指上去即可，具體的操作實例為：添加DML庫路徑.avi這時再看Device Library Files下邊的列表里將多出來許多 Dml的路徑文件，如下圖所示：圖217添加DML文件之后的Signal Model Library Browser窗口上圖3-16的意思是DML模型的路徑是： E:Simulation_T

43、rainingIBIS_Model，阻、容和連接器件的 Espice模型將加到與BRD文件同一目錄的devices.dml文件當中,你現(xiàn)在可以打開devices.dml文件看看，文件是空的。到此，模型庫的路徑算是連接起來了，關閉 Signal Model Library Browser窗口。接下來的工作就是將庫路徑里面的模型加到相應的器件上即可，賦元件的模型的具體的操作步驟為： 在圖2-10所示的 Signal Model Assignment窗口中找到要賦模型的器件并用鼠標點擊該元件的 Device名字 鼠標點擊下邊的按鈕 在彈出的 Model Browser窗口里面找到相應的模型（注意上邊

44、的三個模型過濾參數(shù)分別為： All Libraries、Ibis Device和*） 選擇Close按鈕關閉 Model Browser窗口賦該元件的模型的圖解說明如下：圖218添加模型的圖解說明窗口按照此方法就可以將其它有 IBIS模型的器件都賦上模型，對于阻、容器件，通常是沒有 IBIS模型的，我們需要根據(jù)其值的大小創(chuàng)建一個Espice模型，創(chuàng)建的過程見下圖：圖219添加電阻 Espice模型的圖解說明窗口在上圖1-13中點擊 “”按鈕之后就會彈出如下圖 3-19所示的窗口，照下圖 220的參數(shù)設好之后點擊“”按鈕結束。圖220添加電阻 Espice模型的圖解說明窗口（續(xù)）生成電阻模型的實

45、例如下：生成2k電阻的ESpice模型.avi對于與仿真無關的阻、容器件可以不必都生成并賦上 Espice模型，仿真哪個信號或者哪組信號，主要與這些信號相關的器件都有模型就可以了，到此，賦模型的工作結束了。這時再打開 devices.dml文件，可以看到，已經(jīng)有添加的電阻的Espice模型。 查找電阻模型的實例如下：查找電阻模型.avi 2.2.5使用SI Audit 進行核查 在Database Setup AdvisorSI Models窗口中點擊“”按鈕，將進入 Database Setup AdvisorSI Audit窗口，點擊該窗口的中央的“”按鈕， Net Audit窗口就會彈出

46、，該窗口主要的功能就是檢查要仿真的網(wǎng)絡設置情況，相應網(wǎng)絡的器件模型是否賦全，疊層設置的參數(shù)信息等等。假設需要對 TC總線有仿真要求，我們對 TC*信號檢查一下，在網(wǎng)絡過濾器中輸入 TC*，按鍵盤 Tab鍵，選擇 TC1網(wǎng)絡并點擊 按鈕，彈出的窗口如下：圖 221 Net Audit圖解說明窗口對于缺少模型的元件，需要返回上一步驟賦模型的窗口中進行添加，如果沒有錯誤就可以關閉 Net Audit窗口了，在Database Setup AdvisorSI Audit窗口中點擊“”按鈕結束仿真設置向導。 2.3設置 IO管腳的測試條件和邏輯門限值在給器件賦好模型后，我們還有一個需要經(jīng)常修改的地方，就

47、是模型參數(shù)中的測試條件，這是因為同一器件的不同功能的 IO管腳可能使用的是同一個 IOCell模型，廠家在測試這些管腳的功能參數(shù)時可能使用了不同的測試條件，因此我們在對不同的管腳所在的網(wǎng)絡進行仿真時，必須根據(jù)該管腳實際測試條件進行設置。執(zhí)行 Analyze ->SI/EMI Sim ->Library啟動 Signal Analysis Library Browser界面，選中你所需設置的器件，再啟動 Model Browser界面。選中所需管腳，點擊 Editor，啟動 IOCell Editor界面，如圖 229所示。其中有四個標簽，我們會經(jīng)常修改的是 Delaymeasure

48、ment標簽，該標簽的內容必須根據(jù) DATASHEET的數(shù)據(jù)進行填寫。因為現(xiàn)在公司有統(tǒng)一的 IBIS模型庫，DATASHEET有這些參數(shù)的已加上了，但往往有些粗糙的 DATASHEET沒有給出這些參數(shù)，此時使用該器件的設計人員必須向廠家咨詢獲得該參數(shù)，否則仿真將無法進行。圖 2-22修改 IO管腳的測試條件另外，除了 DelayMeasurement標簽需要設置外，通常還需要設置輸入緩沖器模型 Input Section標簽中 Logic Thresholds 的 High和 low值，如圖 2-23所示。圖 2-23設置 IOCell 中的邏輯門限值2.4差分驅動器的設置當仿真差分線時，可以

49、將差分線一起提取拓樸，這就要將兩個驅動器一起提取 IO模型，這需要在模型中作些修改：執(zhí)行 Analyze ->SI/EMI Sim ->Model，啟動 Signal Model Assignment界面，如圖 2-24所示。選中你所需設置的器件，再啟動 IBIS Device Model Editor界面。點擊需要設置成差分對的一個管腳，將自動彈出 IBIS Device Pin Data界面，如圖 225所示。對于差分對，在 Diff Pair Date下面，選擇 Type類型，如反向還是不反向，然后在 Mate Pin中填入耦合管腳，如 3，圖 2-26所示，這樣就將 2和

50、3兩個管腳組成了一對，提取拓樸時會一起提出。圖 2-24 Signal Model Assignment 界面圖 2-25 IBIS Device Model Editor界面圖 2-26 IBIS Device Pin Data界面2.5仿真分析參數(shù)設置在仿真之前，還需要對信號的仿真分析參數(shù)進行設置。在PCB SI界面中選擇AnalyzeSI/EMIPreferences菜單，彈出 Analysis Prefences窗口。 1）首先選擇DeviceModels標簽，如下圖2-27所示：圖227 Analysis Prefences窗口的DeviceModels標簽欄 Default IOC

51、ell Models 缺省 IO單元模型。使用該項用來決定仿真時，如果遇到未賦模型的器件時是否使用缺省的 IO單元模型。如果將 Use Defaults For Missing Component Models的復選框選中，表示將使用缺省的 IO單元模型。一般說來，該項沒有太大意義，缺省 IO單元模型是 Cadence的模型庫中的 IO模型，它與實際具體的器件模型相比誤差較大，沒有使用價值。 Buffer Delay Selection 緩沖器延時選擇。緩沖器延時有兩種選擇：On-the-fly和 From library。 On-the-fly是根據(jù)測試負載的參數(shù)計算出 Buffer Del

52、ay曲線，F(xiàn)rom library是從庫中獲取。在實際應用時，我們均是通過器件的 DATASHEET查出測試條件由軟件自動計算出 Buffer Delay曲線，因此該項通常設為 On-the-fly。2）再選擇 InterconnectModels標簽，參照下圖 2-28設置（基本上傳輸?shù)膯伟宥伎刂铺卣髯杩?0，這里將默認阻抗改成50即可）：圖228 Analysis Prefences窗口的InterconnectModels標簽欄其它標簽欄內的參數(shù)不必改動，就按默認設置即可，點擊“”按鈕關閉 Analysis Prefences窗口。下面是圖 2-28的參數(shù)說明： Unrouted Int

53、erconnect Models組合框（對于 PCB板中未連線的信號，采用以下參數(shù)）： Percent Manhattan：設定未連接的傳輸線的曼哈頓距離的百分比，缺省為 100%。 Default Impedance：設定傳輸線特性阻抗，默認為 60ohm。 Default Prop Velocity：默認傳輸速度，默認值為 1.4142e+008M/s，此時對應r=4.5，1ns延時對應傳輸線長度為 5600mil。11.81inch / ns 信號在電路板上的傳輸速度的計算公式為：Velocity= 3×108 m / s r = r 傳輸延時公式為：PropDelay= t

54、pd = length velocity Routed Interconnect Models組合框（對于 PCB板中已連線信號，采用以下參數(shù)）： . Cutoff Frequency：表明互連線寄生參數(shù)提取所適應的頻率范圍，缺省為 0GHz。在對 IBIS的 PACKEG等寄生參數(shù)進行 RLGC矩陣提取時，為了不考慮頻率的影響將截止頻率設為 0，此時的矩陣不依賴于頻率，并且提取速度較快，但精度稍差。當設置了截止頻率后，RLGC矩陣將是綜合矩陣，它將基于頻率的參數(shù)影響，考慮了頻率參數(shù)影響的 RLGC矩陣具有較高的精度，但提取速度較慢。如果對該值設置，一般建議設置該值不要超過時鐘頻率的三倍。 .

55、 Shap Mesh Size：表明將線看成銅皮的邊界尺稱范圍，即標明作為場分析的最大銅箔尺寸。如果線寬大于這個尺寸值，則使用封閉形式公式進行模型提取，缺省為 50mil。 . Via Modeling：表明所采用的過孔模型。 z Fast Closed Form：場模擬程序實時產(chǎn)生一個過孔子電路而并沒有建立一個近似的 RC電路，這樣節(jié)省了仿真時間，但沒有使用模型那么準確。 z Ignore Via：忽略過孔的影響。 z Detailed Closed Form：在互連模型庫中尋找相近似的過孔模型，如果沒有合適的模型，則由場模擬程序產(chǎn)生一個由近似 RC矩陣組成的過孔模型并存儲在模型庫中。 .

56、Diffpair Coupling Window：差分對耦合窗口，表明用來定位差分對相鄰網(wǎng)絡的基于最小耦合長度的研究窗口的尺寸，缺省值為 100 mils。 Topology Extraction z Differential Extraction Mode：當選中時，規(guī)定差分網(wǎng)絡只能被當作一對線提取。當不選時，差分網(wǎng)絡能單獨地提取。 z Diffpair Topology Simplification：差分拓樸的簡化模式，規(guī)定首先用提取拓樸的所有耦合路徑的最小距離計算，然后不平衡的最大長度為這個最小距離的幾倍（默認為 8） Crosstalk 對于串擾分析，需要確定以下信息： z Geome

57、try Window：用來說明在仿真時距離主網(wǎng)絡的互連線邊緣多少范圍內（橫向和縱向均考慮）的網(wǎng)絡需要作為干擾源來考慮。如圖 2-29所示。圖 229 Crosstalk說明 z Min Coupled Length：最小耦合長度。用來說明在 Geometry Windows范圍內，兩根相鄰線至少需要有多長的平行走線距離才考慮它們之間的串擾。 z Min Neighbor Capacitance：最小耦合電容。確定在 Geometry Windows范圍內，線與線之間的最小電容耦合程度，在這個最小電容耦合度上進行串擾分析。 SSN Do Plane Modelling：此項用在對地平面進行分析時，選擇該項，仿真器就將實平面當成分布電路來考慮。 3）選擇 Simulation Tab，如圖 230所示: 圖 2-30 Analys