基于FPGA 的FSK 調(diào)制解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)

1、基于FPGA 的FSK 調(diào)制解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)    摘 要：以往的移頻鍵控調(diào)制解調(diào)器采用“固定功能集成電路+連線”方式設(shè)計(jì)，集成塊多，連線復(fù)雜，容易出錯(cuò)，且體積較大。為解決上述問(wèn)題，本文介紹了一種基于現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 芯片來(lái)設(shè)計(jì)移頻鍵控FSK 調(diào)制解調(diào)器的基本方法。本設(shè)計(jì)采用的是Lattice 公司的FPGA 芯片，它有效地縮小了系統(tǒng)的體積，降低了成本，且電路簡(jiǎn)潔，增加了系統(tǒng)的可靠性，同時(shí)采用Verilog HDL-87 語(yǔ)言進(jìn)行設(shè)計(jì)，使得系統(tǒng)具有良好的可移植性并且提高了產(chǎn)品升級(jí)的可能性。關(guān)鍵詞：現(xiàn)場(chǎng)可編程門(mén)陣列；移頻鍵控；調(diào)制解調(diào)器；可移植性

2、中圖分類(lèi)號(hào)：TP2741. 前言數(shù)字調(diào)制技術(shù)是現(xiàn)代通信的一個(gè)重要內(nèi)容,在數(shù)字通信系統(tǒng)中,由于數(shù)字信號(hào)具有豐富的低頻成份,不宜進(jìn)行無(wú)線傳輸或長(zhǎng)距離電纜傳輸,因而需要將基帶信號(hào)進(jìn)行數(shù)字調(diào)制(DigitalModulation)。以往的移頻鍵控調(diào)制解調(diào)器采用“固定功能集成電路+連線”方式設(shè)計(jì)，集成塊多，連線復(fù)雜，容易出錯(cuò)，且體積較大。隨著數(shù)字技術(shù)日益廣泛的應(yīng)用，以現(xiàn)場(chǎng)可編程門(mén)陣列1（FPGA）為代表的ASIC 器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長(zhǎng)。新一代的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 是不斷提高的系統(tǒng)設(shè)計(jì)要求與超大規(guī)模集成電路2的發(fā)展相結(jié)合的產(chǎn)物，它集成度高，觸發(fā)器和I/O 腳多。設(shè)計(jì)

3、者可根據(jù)自己的要求對(duì)它進(jìn)行現(xiàn)場(chǎng)可編程，現(xiàn)場(chǎng)仿真調(diào)試。因此，將FPGA 技術(shù)用于較為復(fù)雜的系統(tǒng)電路中，不僅使硬件體積大為縮小，并且產(chǎn)品開(kāi)發(fā)周期短，更新?lián)Q代快，系統(tǒng)可靠性高。因?yàn)镕PGA 既具有門(mén)陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件2的用戶可編程特性，可以減少系統(tǒng)設(shè)計(jì)和維護(hù)的風(fēng)險(xiǎn)，降低產(chǎn)品成本。2. FPGA 的實(shí)驗(yàn)流程早期的數(shù)字電路板設(shè)計(jì)是相當(dāng)繁瑣的，設(shè)計(jì)人員只能采用廠家生產(chǎn)的各種數(shù)字電路芯片及小規(guī)模的PLD、GAL 器件根據(jù)設(shè)計(jì)要求設(shè)計(jì)邏輯圖。完全適用的AISC 不易形成生產(chǎn)規(guī)模，因而極其難找，所以稍復(fù)雜的系統(tǒng)的功能模塊所需的集成電路芯片的數(shù)量便相當(dāng)可觀。近年來(lái)，隨著計(jì)算機(jī)科學(xué)、圖

4、像圖形顯示技術(shù)的飛躍發(fā)展，給電子工程人員提出了更高的要求：要求系統(tǒng)功能越來(lái)越強(qiáng)，以提高產(chǎn)品的性能，并要求新產(chǎn)品的研制周期不斷縮短，以搶占市場(chǎng)。為了能抓住市場(chǎng)機(jī)遇，設(shè)計(jì)工程師還必須快速完成能應(yīng)對(duì)市場(chǎng)需求的正確設(shè)計(jì)，因而即使是相當(dāng)小型的電路設(shè)計(jì)，也提倡采用基于語(yǔ)言描述設(shè)計(jì)方法。基于語(yǔ)言的設(shè)計(jì)方法簡(jiǎn)單而且獨(dú)立。它允許設(shè)計(jì)者根據(jù)工藝的改進(jìn)情況來(lái)改變或更新自己的設(shè)計(jì)。隨著器件物理尺寸的縮小，更密集、具有更高性能的電路仍然能夠通過(guò)已有的基于HDL 的模型進(jìn)行綜合設(shè)計(jì)3。系統(tǒng)地設(shè)計(jì)FPGA 電路的目的是為了盡可能得出正確設(shè)計(jì)，并且使設(shè)計(jì)沒(méi)有嚴(yán)格缺陷，能夠進(jìn)行生產(chǎn)制造。設(shè)計(jì)者可以按照?qǐng)D1 所示的設(shè)計(jì)流程進(jìn)行電

5、路設(shè)計(jì)。該流程中給出了設(shè)計(jì)、驗(yàn)證、綜合和數(shù)字電路測(cè)試等幾個(gè)重要步驟進(jìn)行的次序。在設(shè)計(jì)中，當(dāng)所有的信號(hào)通道-2-都滿足由接口電路、電路的時(shí)序單元和系統(tǒng)時(shí)鐘所產(chǎn)生的定時(shí)約束條件4時(shí)，也就達(dá)到了定時(shí)結(jié)束。雖然設(shè)計(jì)流看起來(lái)呈現(xiàn)線性關(guān)系，但實(shí)際上則不然。當(dāng)發(fā)現(xiàn)設(shè)計(jì)出現(xiàn)錯(cuò)誤、設(shè)計(jì)需求改變、或有不符合設(shè)計(jì)性能要求及設(shè)計(jì)約束的情況發(fā)生時(shí)，有可能需要重新訪問(wèn)設(shè)計(jì)流程中的多個(gè)步驟。圖1 FPGA 的設(shè)計(jì)流程圖3. FSK 調(diào)制解調(diào)原理數(shù)字調(diào)制同時(shí)也是數(shù)字信號(hào)頻分復(fù)用的基本技術(shù)，數(shù)字調(diào)制與模擬調(diào)制都屬于正弦波調(diào)制，但是，數(shù)字調(diào)制是調(diào)制信號(hào)為數(shù)字型的正弦波調(diào)制5，因而數(shù)字調(diào)制具有自身的特點(diǎn)，一般說(shuō)來(lái)數(shù)字調(diào)制技術(shù)分為兩

6、種類(lèi)型：一是把數(shù)字基帶信號(hào)當(dāng)作模擬信號(hào)的特殊情況來(lái)處理；二是利用數(shù)字信號(hào)的離散取值去鍵控載波，從而實(shí)現(xiàn)數(shù)字調(diào)制。后一種方法通常稱(chēng)為鍵控法。例如可以對(duì)載波的振幅、頻率及相位進(jìn)行鍵控，便可獲得振幅鍵控(ASK)、移頻鍵控(FSK)、移相鍵控(PSK)等調(diào)制方式。移頻鍵控(FSK)是數(shù)字信息傳輸中使用較早的一種調(diào)制形式，它由于其抗干擾及衰落性較好且技術(shù)容易實(shí)現(xiàn)，因而在集散式工業(yè)控制系統(tǒng)中被廣泛采用。FSK 信號(hào)由頻率調(diào)制器產(chǎn)生不同的頻率，常用是1 f 和2 f 兩種頻率。其中， 1 f 代表碼元“0”（或稱(chēng)空號(hào)）， 2 f 代表碼元“1”（又稱(chēng)傳號(hào)）。調(diào)制數(shù)據(jù)的碼元決定頻率調(diào)制器的輸出頻率。實(shí)現(xiàn)FS

7、K 有頻率選擇法、調(diào)頻法和數(shù)字調(diào)頻法。頻率選擇法輸出穩(wěn)定、準(zhǔn)確，但相位不連續(xù)，容易產(chǎn)生帶外輻射，影響鄰近信道。調(diào)頻法雖然相位連續(xù)，但精度不高，穩(wěn)定性差，外界條件變化時(shí)，容易產(chǎn)生頻率漂移。數(shù)字調(diào)頻法既解決了上述問(wèn)題，又兼有兩種方法的優(yōu)點(diǎn)。數(shù)字調(diào)頻法的原理框圖如圖2 所示：圖2 數(shù)字調(diào)頻器原理框圖FSK 解調(diào)6就是從FSK 載波信號(hào)中恢復(fù)調(diào)制碼元，其方法有相干解調(diào)和非相干解調(diào)兩類(lèi)，但非相干解調(diào)容易實(shí)現(xiàn)，所以，常用的是非相干解調(diào)，其原理框圖如圖3 所示。晶振 脈沖形成 可變分頻 固定分頻 D/A調(diào)制數(shù)據(jù)輸入FSK設(shè)計(jì)輸入前模擬驗(yàn)證設(shè)計(jì)實(shí)現(xiàn)后模擬驗(yàn)證器件編程設(shè)計(jì)劃分設(shè)計(jì)規(guī)范設(shè)計(jì)結(jié)束-3-圖3 非相干F

8、SK 解調(diào)原理框圖載波信號(hào)經(jīng)過(guò)帶通濾波后整形成寬帶不同的方波，這些方波代表不同的碼元；鑒頻器確定對(duì)應(yīng)載波頻率，根據(jù)頻率判決對(duì)應(yīng)碼元，實(shí)現(xiàn)FSK 解調(diào)涉及的技術(shù)問(wèn)題比調(diào)制難度大，一般要使用帶通濾波器、倍頻器、鎖相環(huán)等，電路較為復(fù)雜。4 FPGA 來(lái)實(shí)現(xiàn)FSK4.1 設(shè)計(jì)原理設(shè)計(jì)的調(diào)制解調(diào)器時(shí)鐘為6MHz，最大通信速率為28Kbps，中心頻率29.225KHz，帶寬2.5KHz?！?”信號(hào)31.25KHz，“1”信號(hào)28.84KHz。為完成FSK 調(diào)制解調(diào)器的發(fā)送與接收，F(xiàn)PGA芯片應(yīng)完成的邏輯功能框圖如圖4 所示。圖4 上半部分為發(fā)送電路邏輯框圖，下半部分為接收電路邏輯框圖。其中隔離部分7用于阻

9、抗變換及抗干擾，有源帶通濾波器及放大電路用LATTICE 公司的最新在系統(tǒng)可編程模擬器件ispPAC10 實(shí)現(xiàn)，ispPAC10 無(wú)需外接阻容元件，同時(shí)也可以在系統(tǒng)調(diào)整有關(guān)參數(shù)。圖4 邏輯功能框圖4.2 發(fā)送部分4.2.1 四位可預(yù)置二進(jìn)制減計(jì)數(shù)器四位預(yù)置數(shù)據(jù)輸入端D3D2D1D0 中，D3D2D1 固定接為“110”，D0 接要發(fā)送的數(shù)據(jù)，當(dāng)D0 為“0”時(shí)，實(shí)現(xiàn)對(duì)系統(tǒng)時(shí)鐘的12 分頻(1100)，當(dāng)D0 為“1”時(shí)實(shí)現(xiàn)對(duì)系統(tǒng)時(shí)鐘的13 分頻(1101)。計(jì)數(shù)器回零時(shí)從借位輸出端B0 回送置數(shù)輸入端Load，重新開(kāi)始計(jì)數(shù)，分頻信號(hào)送往正弦波合成器8。TXD 放大器隔離TE系數(shù)時(shí)鐘6MHz四位

10、可預(yù)置二進(jìn)制減計(jì)數(shù)器隔離有源帶通濾波、放大整形同步脈沖發(fā)生器計(jì)數(shù)器0 、1判別鎖存電路synp2RXDsynp1Q0Q1Q2Q3發(fā)送接收正弦波合成 器正弦波正弦波0、1FSK 帶通濾波 整形 鑒頻 判決 解調(diào)輸出-4-仿真結(jié)果如下圖所示：圖5 四位可預(yù)置二進(jìn)制減計(jì)數(shù)器仿真結(jié)果4.2.2 正弦波合成器正弦波合成器由八位串入并出移位寄存器和對(duì)應(yīng)權(quán)電阻網(wǎng)絡(luò)構(gòu)成；八位串入并出移位寄存器接成串行扭環(huán)移位計(jì)數(shù)器，它有一個(gè)串行數(shù)據(jù)輸入端Din，一個(gè)時(shí)鐘輸入端clk，一個(gè)輸入數(shù)據(jù)使能端EN，一個(gè)復(fù)位輸入端RESET，一個(gè)8 位數(shù)據(jù)輸出端q-out，其中時(shí)鐘clk來(lái)自四位可預(yù)置計(jì)數(shù)器輸出3 Q 。Din 接“1

11、”，RESET 受發(fā)送允許信號(hào)TE 控制。清零后q0 q7：從0000000000000001000000111111111111111110111111001000000000000000，共16 個(gè)脈沖經(jīng)權(quán)電阻后迭加形成一周期正弦波9，同時(shí)對(duì)輸入時(shí)鐘16 分頻，正弦波經(jīng)放大后經(jīng)隔離發(fā)送出去。當(dāng)TXD 為“0”時(shí)，合成正弦波頻率為0 f =6MHz/12×16=31.25KHz；當(dāng)TXD 為“1”時(shí)，合成正弦波頻率為1 f =6MHz/13×16=28.84KHz，也就是說(shuō)發(fā)送“0”需12×16=192 個(gè)時(shí)鐘周期，發(fā)送“1”需13×16=208 個(gè)時(shí)

12、鐘周期。仿真結(jié)果如下圖所示：圖6 正弦波合成器仿真結(jié)果4.3 接收部分4.3.1 同步脈沖發(fā)生器接收到的數(shù)據(jù)經(jīng)隔離后，送至有源帶通濾波放大電路，并整形為方波信號(hào),再送至同步脈沖發(fā)生器syndin 端，對(duì)應(yīng)于所收信號(hào)的每個(gè)周期形成一個(gè)時(shí)鐘周期的正極性與系統(tǒng)時(shí)鐘-5-相同步的信號(hào)脈沖synp1，它與接收信號(hào)周期相對(duì)應(yīng)。同步脈沖發(fā)生器10由時(shí)鐘輸入端clk，脈沖輸入端syndin，脈沖觸發(fā)前后沿選擇端pos-N 和同步脈沖信號(hào)輸出端synp1、synp2 組成。其中synp1 送往0、1 判別鎖存電路，synp2 送往計(jì)數(shù)器清零端，且synp2 比synp1 遲一個(gè)系統(tǒng)時(shí)鐘脈寬。仿真結(jié)果如下圖所示：

13、圖7 同步脈沖發(fā)生器仿真結(jié)果4.3.2 計(jì)數(shù)器計(jì)數(shù)器由二個(gè)四位二進(jìn)制計(jì)數(shù)器構(gòu)成，用來(lái)對(duì)系統(tǒng)時(shí)鐘信號(hào)計(jì)數(shù)。在兩個(gè)計(jì)數(shù)器之間插入一個(gè)反相器，每當(dāng)synp2 到來(lái)時(shí)對(duì)計(jì)數(shù)器清零，相當(dāng)于預(yù)置一個(gè)常數(shù)“8”，同時(shí)開(kāi)始下一輪計(jì)數(shù)，后一級(jí)計(jì)數(shù)器計(jì)數(shù)值就反映出接收信號(hào)的寬度。計(jì)數(shù)值與輸入信號(hào)的頻率關(guān)系見(jiàn)表1。表1 計(jì)數(shù)器與輸入信號(hào)的頻率關(guān)系預(yù)置值 計(jì)數(shù)值 脈沖數(shù) 頻率范圍 意義8 192207 184199 30.15K32.61K “0”8 208223 200215 27.90K30.00K “1”表1 中的計(jì)數(shù)器是指接受部分計(jì)數(shù)器對(duì)應(yīng)一個(gè)0 或1 所計(jì)的脈沖數(shù)，脈沖數(shù)是發(fā)送部分發(fā)送一個(gè)0 或1 所需脈沖

14、個(gè)數(shù)，頻率范圍依據(jù)系統(tǒng)時(shí)鐘6MHz 及脈沖數(shù)計(jì)算所得。由表1 知，發(fā)送“0”信號(hào)時(shí)的發(fā)送頻率31.25KHz 及發(fā)送“1”信號(hào)的發(fā)送頻率28.84KHz        被接收的頻率覆蓋并且允許二者異步所形成的誤差；只要計(jì)數(shù)值在192207 之間(0COH0CFH)，0、1 判別鎖存電路輸出應(yīng)為“0”；計(jì)數(shù)值在208223 之間(0DO0DFH)，0、1 判別鎖存電路輸出應(yīng)為“1”。4.3.3 0、1 判別鎖存電路由計(jì)數(shù)器部分知，每當(dāng)同步脈沖synp1 到來(lái)時(shí)，計(jì)數(shù)值高四位如為0CH(1100) 或0DH(1101)

15、則0、1 判別鎖存電路應(yīng)輸出“0”或“1”，即解調(diào)出“0”或“1”，其余狀態(tài)維持不變。0、1 判別鎖存電路由一個(gè)時(shí)鐘信號(hào)輸入端clk，它來(lái)自于同步信號(hào)脈沖synp1，四個(gè)數(shù)據(jù)輸入端3 Q -in、2 Q -in、1 Q -in、0 Q -in 來(lái)自于計(jì)數(shù)器輸出端3 Q 2 Q 1 Q 0 Q ，一個(gè)解調(diào)數(shù)據(jù)輸出端q，當(dāng)同步時(shí)鐘信號(hào)synp1 到來(lái)時(shí)，若3 Q 2 Q 1 Q =110，則q= 0 Q 。仿真結(jié)果如下圖所示：-6-圖8 0、1 判別鎖存電路仿真結(jié)果5 結(jié)束語(yǔ)本文介紹了一種用現(xiàn)場(chǎng)可編程門(mén)陣列來(lái)實(shí)現(xiàn)移頻鍵控調(diào)制解調(diào)的方法以及其實(shí)現(xiàn)過(guò)程。采用Verilog HDL 語(yǔ)言進(jìn)行設(shè)計(jì)，具有良

16、好的可移植性?；谡Z(yǔ)言的設(shè)計(jì)方法簡(jiǎn)單而且獨(dú)立，它允許設(shè)計(jì)者根據(jù)工藝的改進(jìn)情況來(lái)改變或更新自己的設(shè)計(jì)?；贖DL 的綜合方法是現(xiàn)代工業(yè)上采用的主流設(shè)計(jì)方法。本設(shè)計(jì)中，元器件使用了1 片Lattice 公司的FPGA 芯片ispLSI1016，1 片系統(tǒng)可編程模擬芯片ispPAC10，以及少量分立原器件，有效地縮小了線路板面積，增加了系統(tǒng)的可靠性，同時(shí)也大大降低了成本。由于使用ispLSI1016、ispPAC10 芯片，可隨時(shí)在線更改邏輯設(shè)計(jì)及有關(guān)參數(shù)，充分體現(xiàn)了現(xiàn)場(chǎng)可編程器件的優(yōu)越性。隨著FPGA 集成規(guī)模的不斷提高，許多復(fù)雜的數(shù)學(xué)運(yùn)算已經(jīng)可以用FPGA 來(lái)實(shí)現(xiàn)，利用FPGA 技術(shù)實(shí)現(xiàn)系統(tǒng)的設(shè)

17、想即將變?yōu)楝F(xiàn)實(shí)。但是本設(shè)計(jì)中也存在許多不完善的地方，如集成電路內(nèi)缺陷成團(tuán)機(jī)理及其對(duì)集成電路成品率的影響，F(xiàn)PGA 內(nèi)缺陷成團(tuán)對(duì)片內(nèi)冗余容錯(cuò)電路可靠性會(huì)造成一定的影響等，因此本設(shè)計(jì)方法還有待于進(jìn)一步研究和完善。參考文獻(xiàn)1 黃再銀.FPGA 的工作原理及其應(yīng)用J.電子世界，2003(2)：47-49.2 劉 凌，胡永生.數(shù)字信號(hào)處理的FPGA 的實(shí)現(xiàn)M.北京：清華大學(xué)出版社，2003.3 Michael D.Ciletti.Advanced Digital Design With the Verilog HDLM.北京：電子工業(yè)出版社，2004.4 王金明.數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDLM.

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