南昌大學(xué)數(shù)字電路及邏輯設(shè)計(jì)課件第6章

1、第第6章章 6.1 觸發(fā)器概述觸發(fā)器概述兩個(gè)互補(bǔ)的輸出端兩個(gè)互補(bǔ)的輸出端Q和和 有兩個(gè)穩(wěn)定狀態(tài)。有兩個(gè)穩(wěn)定狀態(tài)。Q可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個(gè)穩(wěn)定狀態(tài)?？梢詮囊粋€(gè)穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個(gè)穩(wěn)定狀態(tài)。種類(lèi)種類(lèi)J-K觸發(fā)器觸發(fā)器R-S觸發(fā)器觸發(fā)器D觸發(fā)器觸發(fā)器T觸發(fā)器觸發(fā)器 含有觸發(fā)器的邏輯電路稱(chēng)為時(shí)序邏輯電路，其特性結(jié)構(gòu)決定了電路含有觸發(fā)器的邏輯電路稱(chēng)為時(shí)序邏輯電路，其特性結(jié)構(gòu)決定了電路具有如下特征：具有如下特征： 電路由組合電路和存儲(chǔ)電路組成，具有對(duì)過(guò)去輸入保持記憶的功能；電路由組合電路和存儲(chǔ)電路組成，具有對(duì)過(guò)去輸入保持記憶的功能； 電路中包含反饋回路，通過(guò)反饋使電路功能與電路中包含反饋回路，通過(guò)

2、反饋使電路功能與“時(shí)序時(shí)序”相關(guān)；相關(guān)； 電路的輸出由電路當(dāng)時(shí)的輸入情況和狀態(tài)電路的輸出由電路當(dāng)時(shí)的輸入情況和狀態(tài)(對(duì)過(guò)去輸入記憶的結(jié)果對(duì)過(guò)去輸入記憶的結(jié)果)共共同決定。同決定。6.2 RS觸發(fā)器觸發(fā)器6.2.1 基本基本RS觸發(fā)器觸發(fā)器圖圖6-1 兩種不同邏輯門(mén)組成的基本兩種不同邏輯門(mén)組成的基本RS觸發(fā)器觸發(fā)器6.2.1 基本基本RS觸發(fā)器觸發(fā)器表表6-1 或非門(mén)組成的基本或非門(mén)組成的基本RS觸發(fā)器的真值表觸發(fā)器的真值表RSQ觸發(fā)器狀態(tài)觸發(fā)器狀態(tài)00110101不變不變100*不變不變010*保持保持置置1置置0不定不定QRSQ觸發(fā)器狀態(tài)觸發(fā)器狀態(tài)001101011*01不變不變1*10不變

3、不變不定不定置置0置置1保持保持Q表表6-2 與非門(mén)組成的與非門(mén)組成的RS觸發(fā)器的真值表觸發(fā)器的真值表6.2 RS觸發(fā)器觸發(fā)器6.2.1 基本基本RS觸發(fā)器觸發(fā)器圖圖6-2 基本基本RS觸發(fā)器的仿真波形圖觸發(fā)器的仿真波形圖(a)或非門(mén)組成的基本或非門(mén)組成的基本RS觸發(fā)器的波形圖觸發(fā)器的波形圖 (b)與非門(mén)組成的基本與非門(mén)組成的基本RS觸發(fā)器的波形圖觸發(fā)器的波形圖 6.2.2 鐘控鐘控RS觸發(fā)器觸發(fā)器 Q（a）電路結(jié)構(gòu)）電路結(jié)構(gòu)（b）邏輯符號(hào)）邏輯符號(hào)圖圖6-3 鐘控鐘控RS觸發(fā)器觸發(fā)器G2G1QS CP RG3G4Q QS CP R S R Q Q6.2.2 鐘控鐘控RS觸發(fā)器觸發(fā)器 CPS

4、RQnQn+1功能說(shuō)明功能說(shuō)明00 0101Qn+1 =Qn保持保持110 00 00 00101Qn+1 =Qn保持保持110 10 10100Qn+1 =0置置0111 01 00111Qn+1 =1置置1111 11 1011*1*不允許不允許表表6-3 鐘控鐘控RS觸發(fā)器狀態(tài)轉(zhuǎn)換真值表觸發(fā)器狀態(tài)轉(zhuǎn)換真值表鐘控鐘控RS觸發(fā)器的特性方程觸發(fā)器的特性方程n1nQSRQ0(RS約 束 條 件 ）（6-1）6.2.2 鐘控鐘控RS觸發(fā)器觸發(fā)器 圖圖6-4 RS觸發(fā)器觸發(fā)器“空翻空翻”波形圖波形圖6.2.3 RS觸發(fā)器的應(yīng)用觸發(fā)器的應(yīng)用 （a）圖圖6-5 開(kāi)關(guān)觸點(diǎn)抖動(dòng)消除電路開(kāi)關(guān)觸點(diǎn)抖動(dòng)消除電路Q(chēng)

5、BVCCQR2R1A S R +5VS 0VRQ 開(kāi)關(guān)開(kāi)關(guān) 接接A A 后后 開(kāi)關(guān)開(kāi)關(guān) 離開(kāi)離開(kāi) A A打打 到到B B 開(kāi)關(guān)開(kāi)關(guān) 接接B B 后后 開(kāi)關(guān)開(kāi)關(guān) 離開(kāi)離開(kāi) B B打打 到到A A 開(kāi)關(guān)開(kāi)關(guān) 接接A A 后后（b）6.3 D觸發(fā)器觸發(fā)器6.3.1 電平觸發(fā)型電平觸發(fā)型D觸發(fā)器觸發(fā)器 圖圖6-6 D觸發(fā)器觸發(fā)器 （a）電路結(jié)構(gòu)）電路結(jié)構(gòu) （b）邏輯符號(hào)）邏輯符號(hào)表表6-4 D觸發(fā)器真值表（觸發(fā)器真值表（CP=1時(shí)）時(shí)）（6-2）DQn1n1nQSRQ0RS6.3.1 電平觸發(fā)型電平觸發(fā)型D觸發(fā)器觸發(fā)器 圖圖6-7 例例6-1的電路圖與時(shí)序波形圖的電路圖與時(shí)序波形圖【例例6-1】電平觸

6、發(fā)型電平觸發(fā)型D觸發(fā)器的電路如圖觸發(fā)器的電路如圖6-7所示，所示，D為輸入信號(hào)，為輸入信號(hào)，CP為時(shí)鐘信號(hào)，設(shè)初始狀態(tài)為為時(shí)鐘信號(hào)，設(shè)初始狀態(tài)為0，確定輸出端，確定輸出端Q的波形。的波形。解：解： 在在CP=1時(shí)，時(shí)，Q輸出端的信號(hào)總是和輸出端的信號(hào)總是和D輸入信號(hào)相同；而在輸入信號(hào)相同；而在CP=0時(shí)，時(shí)，Q的輸出保持原來(lái)的狀態(tài)不變。故的輸出保持原來(lái)的狀態(tài)不變。故Q輸出波形如圖輸出波形如圖6-7所示。這可以用所示。這可以用QuartusII來(lái)驗(yàn)證。來(lái)驗(yàn)證。6.3.2 邊沿觸發(fā)型邊沿觸發(fā)型D觸發(fā)器觸發(fā)器 Q D CP 1D C1 D CP 1D C1 （a）上升沿觸發(fā)）上升沿觸發(fā)（b）下降沿觸

7、發(fā)）下降沿觸發(fā)圖圖6-8 邊沿邊沿D觸發(fā)器邏輯符號(hào)觸發(fā)器邏輯符號(hào)QQQ Q 6.3.2 邊沿觸發(fā)型邊沿觸發(fā)型D觸發(fā)器觸發(fā)器 Q D FLIP-FLOPS2D2PRN1CLK1D1PRN2CLK2CLRN1CLRN1QN2Q2QN1Q7474inst圖圖6-9 74LS74結(jié)構(gòu)圖結(jié)構(gòu)圖 圖圖6-10 7474的內(nèi)部結(jié)構(gòu)帶異步清零端和異步置的內(nèi)部結(jié)構(gòu)帶異步清零端和異步置1端的邊沿端的邊沿D觸觸6.3.2 邊沿觸發(fā)型邊沿觸發(fā)型D觸發(fā)器觸發(fā)器 Q 【例例6-2】圖圖6-11中為上升沿觸發(fā)型中為上升沿觸發(fā)型D觸發(fā)器的輸入信號(hào)和時(shí)鐘脈沖波形，觸發(fā)器的輸入信號(hào)和時(shí)鐘脈沖波形，設(shè)觸發(fā)器的初始狀態(tài)為設(shè)觸發(fā)器的初

8、始狀態(tài)為0，確定輸出信號(hào)，確定輸出信號(hào)Q的波形。的波形。解：解： 把握邊沿觸發(fā)型把握邊沿觸發(fā)型D觸發(fā)器工作特性的關(guān)鍵是，確認(rèn)每個(gè)時(shí)鐘脈沖觸發(fā)器工作特性的關(guān)鍵是，確認(rèn)每個(gè)時(shí)鐘脈沖CP上升上升沿之后的輸出狀態(tài)等于該上升沿前一瞬間沿之后的輸出狀態(tài)等于該上升沿前一瞬間D信號(hào)的狀態(tài)，此狀態(tài)將保持到下信號(hào)的狀態(tài)，此狀態(tài)將保持到下一個(gè)時(shí)鐘脈沖一個(gè)時(shí)鐘脈沖CP上升沿到來(lái)時(shí)。由此可畫(huà)出輸出上升沿到來(lái)時(shí)。由此可畫(huà)出輸出Q的波形如圖的波形如圖6-11所示。所示。圖圖6-11 例例6-2波形圖波形圖 Q 【例例6-3】圖圖6-12為邊沿為邊沿D觸發(fā)器構(gòu)成的電路圖，設(shè)觸發(fā)器的初始狀態(tài)觸發(fā)器構(gòu)成的電路圖，設(shè)觸發(fā)器的初始狀

9、態(tài)Q1Q0=00，試確定，試確定Q0及及Q1在時(shí)鐘脈沖作用下的波形（參考圖在時(shí)鐘脈沖作用下的波形（參考圖6-13）。最）。最后用后用QuartusII的時(shí)序仿真器驗(yàn)證，設(shè)目標(biāo)器件是的時(shí)序仿真器驗(yàn)證，設(shè)目標(biāo)器件是EP2C5T144C8。圖圖6-12 例例6-3電路電路 圖圖6-13 例例6-3波形圖波形圖解：解：由于兩個(gè)由于兩個(gè)D觸發(fā)器的輸入信號(hào)分別為另一個(gè)觸發(fā)器的輸入信號(hào)分別為另一個(gè)D觸發(fā)器的輸出，因此在確觸發(fā)器的輸出，因此在確定它們的輸出端波形時(shí)，應(yīng)分段交替畫(huà)出定它們的輸出端波形時(shí)，應(yīng)分段交替畫(huà)出Q0及及Q1的波形（圖的波形（圖6-13）。）。第第1個(gè)個(gè)CP脈沖到來(lái)時(shí)，初始狀態(tài)脈沖到來(lái)時(shí)，初

10、始狀態(tài)Q1Q0=00，D0=1，D1=0，因此，因此Q0=1，Q1=0；第第2個(gè)個(gè)CP脈沖到來(lái)時(shí)，現(xiàn)態(tài)脈沖到來(lái)時(shí)，現(xiàn)態(tài)Q1Q0=10，D0=1，D1=1，因此，因此Q0=1，Q1=1； 第第3個(gè)個(gè)CP脈沖到來(lái)時(shí)，現(xiàn)態(tài)脈沖到來(lái)時(shí)，現(xiàn)態(tài)Q1Q0=11，D0=0，D1=1，因此，因此Q0=0，Q1=1； 第第4個(gè)個(gè)CP脈沖到來(lái)時(shí)，現(xiàn)態(tài)脈沖到來(lái)時(shí)，現(xiàn)態(tài)Q1Q0=01，D0=0，D1=0，因此，因此Q0=0，Q1=0 。6.4 主從觸發(fā)器主從觸發(fā)器6.4.1 主從主從RS觸發(fā)器觸發(fā)器 Q 圖圖6-14 主從主從RS觸發(fā)器觸發(fā)器從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器SRCPCPQ QS RQ Q Qm QmS

11、RQQSCPR QQ等效等效6.4.1 主從主從RS觸發(fā)器觸發(fā)器 Q 工作原理可簡(jiǎn)述為：工作原理可簡(jiǎn)述為：（1）CP=1期間：期間：10nnmmQSRQRS（6-3）（2）CP由由1變?yōu)樽優(yōu)?，即下降沿到來(lái)時(shí)：，即下降沿到來(lái)時(shí)：11 0nnnnmmQQSRQSRQRS（6-4）（3）CP=0期間：期間：6.4.2 主從主從JK觸發(fā)器觸發(fā)器 Q 圖圖6-15 主從主從JK觸發(fā)器觸發(fā)器 , nnSJQRKQ（b）主從）主從JK觸發(fā)器的邏輯符號(hào)觸發(fā)器的邏輯符號(hào) Q QS RQQQm QmS RQQJCP K（a）主從）主從JK觸發(fā)器內(nèi)部電路觸發(fā)器內(nèi)部電路J CP K Q QJ K 主主 從從6.4.

12、2 主從主從JK觸發(fā)器觸發(fā)器 Q 表表6-5 主從主從JK觸發(fā)器狀態(tài)轉(zhuǎn)換真值表（觸發(fā)器狀態(tài)轉(zhuǎn)換真值表（CP下降沿時(shí)）下降沿時(shí)）1 nnnnnnnQSRQJQKQ QJQKQ（6-5）JKQnQn+1功能功能00000101保持保持00110100置置011000111置置111110110翻轉(zhuǎn)翻轉(zhuǎn)nnQQ101nQ11nQnnQQ16.4.2 主從主從JK觸發(fā)器觸發(fā)器 Q 圖圖6-16 主從主從JK觸發(fā)器時(shí)序圖觸發(fā)器時(shí)序圖在第在第1個(gè)個(gè)CP高電平期間，高電平期間，J1，K0，Qn+1 為為1；在第在第2個(gè)個(gè)CP高電平期間，高電平期間，J0，K1，Qn+1 置為置為0；在第在第3個(gè)個(gè)CP高電平期

13、間，高電平期間，J1，K1，Qn+1 翻轉(zhuǎn)為翻轉(zhuǎn)為1；在第在第4個(gè)個(gè)CP高電平期間，高電平期間，J0，K0，Qn+1保持不變保持不變.6.4.3 邊沿觸發(fā)型邊沿觸發(fā)型JK觸發(fā)器觸發(fā)器 Q 圖圖6-17 下降沿觸發(fā)的下降沿觸發(fā)的JK觸發(fā)器觸發(fā)器JK FLIP-FLOPS1K1J1PRN1CLK1CLRN2K2J2PRN2CLK2CLRN1QN2Q1Q2QN74112inst1JK FLIP-FLOPS1PRN2PRN1J1K1CLK2J2K2CLK1QN1Q2Q2QN74113inst2JK FLIP-FLOPS1PRN2J2PRN1KCLK1J2KCLRN2Q1QN1Q2QN74114inst

14、46.4.3 邊沿觸發(fā)型邊沿觸發(fā)型JK觸發(fā)器觸發(fā)器 Q 圖圖6-18 下降沿觸發(fā)型下降沿觸發(fā)型JK觸發(fā)器內(nèi)部結(jié)構(gòu)觸發(fā)器內(nèi)部結(jié)構(gòu) VCC1PRNINPUTGND1JINPUTGND1KINPUTVCC1CLRNINPUTVCC1CLKINPUT1QNOUTPUT1QOUTPUTNOT23NOT6PRNCLRNKJQJKFF8741126.4.3 邊沿觸發(fā)型邊沿觸發(fā)型JK觸發(fā)器觸發(fā)器 Q 圖圖6-19 觸發(fā)器觸發(fā)器74LS73和和74LS766.4.3 邊沿觸發(fā)型邊沿觸發(fā)型JK觸發(fā)器觸發(fā)器 Q 圖圖6-20 雙上升沿雙上升沿JK觸發(fā)器觸發(fā)器74LS73的內(nèi)部結(jié)構(gòu)的內(nèi)部結(jié)構(gòu)6.4.3 邊沿觸發(fā)型邊沿

15、觸發(fā)型JK觸發(fā)器觸發(fā)器Q 圖圖6-21 上升沿上升沿JK觸發(fā)器的仿真波形觸發(fā)器的仿真波形6.4.3 邊沿觸發(fā)型邊沿觸發(fā)型JK觸發(fā)器觸發(fā)器 Q 圖圖6-22 例例6-4波形圖波形圖【例例6-4】設(shè)上升沿設(shè)上升沿JK觸發(fā)器的初態(tài)為觸發(fā)器的初態(tài)為0，輸入信號(hào)波形如圖，輸入信號(hào)波形如圖6-21所所示，試畫(huà)出它的輸出波形。示，試畫(huà)出它的輸出波形。解：解：（1）以時(shí)鐘）以時(shí)鐘CP的上升降沿為基準(zhǔn)，劃分時(shí)間間隔，的上升降沿為基準(zhǔn)，劃分時(shí)間間隔，CP上升沿到來(lái)前上升沿到來(lái)前為現(xiàn)態(tài)，上升沿到來(lái)后為次態(tài)；為現(xiàn)態(tài)，上升沿到來(lái)后為次態(tài)；（2）每個(gè)時(shí)鐘脈沖上升沿到來(lái)后，根據(jù)觸發(fā)器的特性方程或狀態(tài)轉(zhuǎn)換）每個(gè)時(shí)鐘脈沖上升沿

16、到來(lái)后，根據(jù)觸發(fā)器的特性方程或狀態(tài)轉(zhuǎn)換真值表確定其次態(tài)。輸出波形如圖真值表確定其次態(tài)。輸出波形如圖6-21所示。所示。 Q 圖圖6-23 例例6-5電路圖電路圖【例例6-5】設(shè)上升沿設(shè)上升沿JK觸發(fā)器電路如圖觸發(fā)器電路如圖6-22所示，其初態(tài)為所示，其初態(tài)為0，輸入，輸入信號(hào)波形如圖信號(hào)波形如圖6-23所示，試畫(huà)出它的輸出波形。所示，試畫(huà)出它的輸出波形。PRNCLRNKJQJKFF1NOT16VCCRDINPUTVCCSDINPUTVCCJINPUTVCCCLKINPUTVCCKINPUTQOUTPUTQNOUTPUT解：解：圖圖6-24 例例6-5仿真波形圖仿真波形圖6.4.3 邊沿觸發(fā)型邊

17、沿觸發(fā)型JK觸發(fā)器觸發(fā)器 Q 圖圖6-25例例6-6邏輯電路圖邏輯電路圖【例例6-6】邊沿邊沿JK觸發(fā)器觸發(fā)器FF0和和FF1的連接如圖的連接如圖6-24所示，設(shè)兩個(gè)觸所示，設(shè)兩個(gè)觸發(fā)器的初始狀態(tài)都是發(fā)器的初始狀態(tài)都是0狀態(tài)，試確定輸出端狀態(tài)，試確定輸出端Q1、Q0的波形，并寫(xiě)出由的波形，并寫(xiě)出由這些波形所表示的二進(jìn)制序列。最后用這些波形所表示的二進(jìn)制序列。最后用QuartusII的時(shí)序仿真器驗(yàn)證，的時(shí)序仿真器驗(yàn)證，設(shè)目標(biāo)器件是設(shè)目標(biāo)器件是EP2C5T144C8。解：解：VCCCLKINPUTVCCQ0OUTPUTQ1OUTPUTNOTinstNOTinst4VCCPRNCLRNKJQJKFF

18、FF0PRNCLRNKJQJKFFFF1000 1 0 1 0 1 2 1 1 3 0 0 0 1 0 1 0 1 2 1 1 3 0 0 0二進(jìn)制序列二進(jìn)制序列二進(jìn)制序列二進(jìn)制序列圖圖6-26 例例6-6輸出波形輸出波形6.4.3 邊沿觸發(fā)型邊沿觸發(fā)型JK觸發(fā)器觸發(fā)器6.5 不同類(lèi)型觸發(fā)器的相互轉(zhuǎn)換不同類(lèi)型觸發(fā)器的相互轉(zhuǎn)換 Q 6.5.1 D觸發(fā)器轉(zhuǎn)換為觸發(fā)器轉(zhuǎn)換為JK、T和和T觸發(fā)器觸發(fā)器 圖圖6-27 用用D觸發(fā)器構(gòu)成的觸發(fā)器構(gòu)成的JK觸發(fā)器觸發(fā)器1D觸發(fā)器轉(zhuǎn)換成觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器觸發(fā)器1nQD1nnnQJQKQnnDJQKQ Q 6.5.1 D觸發(fā)器轉(zhuǎn)換為觸發(fā)器轉(zhuǎn)換為JK、T和和T

19、觸發(fā)器觸發(fā)器 表表6-6 T觸發(fā)器真值表觸發(fā)器真值表 2T觸發(fā)器和觸發(fā)器和T觸發(fā)器觸發(fā)器TQn+1功能說(shuō)明功能說(shuō)明01保持保持翻轉(zhuǎn)翻轉(zhuǎn)nQnQQn+1功能說(shuō)明功能說(shuō)明翻轉(zhuǎn)翻轉(zhuǎn)nQ表表6-7 T觸發(fā)器真值表觸發(fā)器真值表 Q 6.5.1 D觸發(fā)器轉(zhuǎn)換為觸發(fā)器轉(zhuǎn)換為JK、T和和T觸發(fā)器觸發(fā)器 （a) 用用D觸發(fā)器構(gòu)成的觸發(fā)器構(gòu)成的T觸發(fā)器觸發(fā)器 3. D觸發(fā)器轉(zhuǎn)換成觸發(fā)器轉(zhuǎn)換成T、T觸發(fā)器觸發(fā)器(b) 用用D觸發(fā)器構(gòu)成的觸發(fā)器構(gòu)成的T觸發(fā)器觸發(fā)器1nnnnQTQTQTQ1nQDnDTQ圖圖6-28 T、T觸發(fā)器觸發(fā)器 Q 6.5.2 JK觸發(fā)器轉(zhuǎn)換為觸發(fā)器轉(zhuǎn)換為D觸發(fā)器觸發(fā)器圖圖6-29 JK觸發(fā)器

20、構(gòu)成的觸發(fā)器構(gòu)成的D觸發(fā)器觸發(fā)器1nnnQDDQDQ1nnnQJQKQDK D,J6.6 基于基于D觸發(fā)器的簡(jiǎn)易濾波電路設(shè)計(jì)觸發(fā)器的簡(jiǎn)易濾波電路設(shè)計(jì) Q 圖圖6-30 頻率概念說(shuō)明圖頻率概念說(shuō)明圖1. 信號(hào)頻率和周期的概念信號(hào)頻率和周期的概念Tt如果如果t = 1秒，則稱(chēng)此信號(hào)的頻率秒，則稱(chēng)此信號(hào)的頻率F = 6 Hz。顯然，頻率與周期的關(guān)。顯然，頻率與周期的關(guān)系是倒數(shù)關(guān)系：系是倒數(shù)關(guān)系：F = 1/T Q 圖圖6-31 在信號(hào)上升與下降沿含隨機(jī)干擾抖動(dòng)信號(hào)的信號(hào)在信號(hào)上升與下降沿含隨機(jī)干擾抖動(dòng)信號(hào)的信號(hào)2. 去抖動(dòng)電路設(shè)計(jì)去抖動(dòng)電路設(shè)計(jì)圖圖6-32 消抖動(dòng)電路消抖動(dòng)電路 Q 圖圖6-33 消

21、抖動(dòng)電路仿真波形消抖動(dòng)電路仿真波形3. 時(shí)序仿真時(shí)序仿真圖圖6-34 設(shè)置時(shí)鐘周期設(shè)置時(shí)鐘周期 圖圖6-35 關(guān)閉分格限制關(guān)閉分格限制6.7 硬件延時(shí)電路硬件延時(shí)電路 Q 1. 設(shè)計(jì)一個(gè)庫(kù)元件設(shè)計(jì)一個(gè)庫(kù)元件圖圖6-36 DFF4四位寄存器電路四位寄存器電路 圖圖6-37 將將DFF4原理圖電路轉(zhuǎn)換成元件符號(hào)原理圖電路轉(zhuǎn)換成元件符號(hào) Q 2. 設(shè)計(jì)頂層電路設(shè)計(jì)頂層電路圖圖6-38 延時(shí)測(cè)試電路延時(shí)測(cè)試電路 Q 3. 時(shí)序仿真時(shí)序仿真圖圖6-39 設(shè)置仿真用輸入數(shù)據(jù)設(shè)置仿真用輸入數(shù)據(jù) Q 3. 時(shí)序仿真時(shí)序仿真圖圖6-40 設(shè)置遞增型輸入數(shù)據(jù)時(shí)間間隔設(shè)置遞增型輸入數(shù)據(jù)時(shí)間間隔 Q 3. 時(shí)序仿真時(shí)

22、序仿真圖圖6-41 設(shè)置仿真信號(hào)數(shù)據(jù)表述格式設(shè)置仿真信號(hào)數(shù)據(jù)表述格式 Q 3. 時(shí)序仿真時(shí)序仿真圖圖6-42 圖圖6-38電路仿真波形電路仿真波形 6.8 含觸發(fā)器含觸發(fā)器的的PLD結(jié)構(gòu)結(jié)構(gòu) Q 6.8.1 通用可編程邏輯器通用可編程邏輯器件件GAL圖圖6-43 GAL16V8的邏輯圖的邏輯圖 Q 6.8.1 通用可編程邏輯器件通用可編程邏輯器件GAL圖圖6-44 邏輯宏單元邏輯宏單元OLMC的邏輯結(jié)構(gòu)圖的邏輯結(jié)構(gòu)圖 Q 6.8.1 通用可編程邏輯器件通用可編程邏輯器件GAL 圖圖6-45 寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)1寄存器模式寄存器模式圖圖6-46 寄存器模式組合雙向輸出結(jié)構(gòu)寄存器模式組合

23、雙向輸出結(jié)構(gòu) Q 6.8.1 通用可編程邏輯器件通用可編程邏輯器件GAL 圖圖6-47 組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)2復(fù)合模式復(fù)合模式圖圖6-48 復(fù)合型組合輸出結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu) Q 6.8.1 通用可編程邏輯器件通用可編程邏輯器件GAL 圖圖6-50 輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu) 圖圖6-51 簡(jiǎn)單模式輸出結(jié)構(gòu)簡(jiǎn)單模式輸出結(jié)構(gòu) 3簡(jiǎn)單模式簡(jiǎn)單模式圖圖6-49 反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu) Q 6.8.2 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件CPLD 圖圖6-52 MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu) Q 6.8.2 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件CPLD 圖圖6-5

24、3 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu)1邏輯陣列塊邏輯陣列塊LAB Q 6.8.2 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件CPLD 2宏單元宏單元邏輯陣列邏輯陣列乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣可編程寄存器可編程寄存器全局時(shí)鐘信號(hào)。全局時(shí)鐘信號(hào)。全局時(shí)鐘信號(hào)由高電平有效全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。的時(shí)鐘信號(hào)使能。用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。 Q 6.8.2 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件CPLD 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)擴(kuò)展項(xiàng)擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)圖圖6-54 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 圖圖6-55 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋

25、送方式 Q 6.8.2 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件CPLD 4可編程連線陣列可編程連線陣列(PIA) 不同的不同的LAB通過(guò)在可編程連線陣列通過(guò)在可編程連線陣列(PIA)上布線，以相互連接上布線，以相互連接構(gòu)成所需的邏輯。這個(gè)全局總線是一種可編程的通道，可以把器件構(gòu)成所需的邏輯。這個(gè)全局總線是一種可編程的通道，可以把器件中任何信號(hào)連接到其目的地。中任何信號(hào)連接到其目的地。5I/O控制塊控制塊 I/O控制塊允許每個(gè)控制塊允許每個(gè)I/O引腳單獨(dú)被配置為輸入、輸出和雙引腳單獨(dú)被配置為輸入、輸出和雙向工作方式。所有向工作方式。所有I/O引腳都有一個(gè)三態(tài)緩沖器，它的控制端信號(hào)引腳都有一個(gè)三態(tài)緩

26、沖器，它的控制端信號(hào)來(lái)自一個(gè)多路選擇器，可以選擇用全局輸出使能信號(hào)其中之一進(jìn)行來(lái)自一個(gè)多路選擇器，可以選擇用全局輸出使能信號(hào)其中之一進(jìn)行控制，或者直接連到地控制，或者直接連到地(GND)或電源或電源(VCC)上。上。 Q 6.8.3 現(xiàn)場(chǎng)可編程門(mén)陣列現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 1. 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu)查找表LUT輸入1輸入2輸入3輸入4輸出圖圖6-56 FPGA查找表單元查找表單元0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖圖6-57 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) Q 6.8.3 現(xiàn)場(chǎng)可編程門(mén)陣列現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 6

27、.8 含觸發(fā)器的含觸發(fā)器的PLD結(jié)構(gòu)結(jié)構(gòu)2. Cyclone系列器件的基本結(jié)構(gòu)系列器件的基本結(jié)構(gòu)圖圖6-58 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 Q 3. Cyclone的的LE的工作模式的工作模式圖圖6-59 Cyclone LE普通模式普通模式 Q 3. Cyclone的的LE的工作模式的工作模式圖圖6-60 Cyclone LE動(dòng)態(tài)算術(shù)模式動(dòng)態(tài)算術(shù)模式 Q 4. Cyclone的的LAB模塊模塊圖圖6-61 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) Q 圖圖6-62 LAB陣列陣列4. Cyclone的的LAB模塊模塊5. Cyclone中的嵌入式模塊中的嵌入式模塊 Q 實(shí)實(shí) 驗(yàn)驗(yàn)6-1基于基于D觸

28、發(fā)器的機(jī)械鍵去抖動(dòng)電路設(shè)計(jì)觸發(fā)器的機(jī)械鍵去抖動(dòng)電路設(shè)計(jì) 按照按照6.6節(jié)的流程，首先驗(yàn)證所有設(shè)計(jì)和仿真結(jié)論。然后將此設(shè)計(jì)使節(jié)的流程，首先驗(yàn)證所有設(shè)計(jì)和仿真結(jié)論。然后將此設(shè)計(jì)使用到一個(gè)機(jī)械按鍵上。此鍵可以是實(shí)驗(yàn)系統(tǒng)上一個(gè)未消抖動(dòng)的鍵。要求按用到一個(gè)機(jī)械按鍵上。此鍵可以是實(shí)驗(yàn)系統(tǒng)上一個(gè)未消抖動(dòng)的鍵。要求按此鍵后，此鍵后，F(xiàn)PGA能收到一個(gè)沒(méi)有任何抖動(dòng)或干擾脈沖的鍵脈沖信號(hào)。為了能收到一個(gè)沒(méi)有任何抖動(dòng)或干擾脈沖的鍵脈沖信號(hào)。為了證明這個(gè)去抖動(dòng)電路的可行性，可以利用附錄證明這個(gè)去抖動(dòng)電路的可行性，可以利用附錄2介紹的實(shí)驗(yàn)系統(tǒng)上配置的介紹的實(shí)驗(yàn)系統(tǒng)上配置的計(jì)數(shù)器。如果一個(gè)鍵沒(méi)有加去抖動(dòng)處理，接入計(jì)數(shù)器后

29、，可以從液晶屏上計(jì)數(shù)器。如果一個(gè)鍵沒(méi)有加去抖動(dòng)處理，接入計(jì)數(shù)器后，可以從液晶屏上看見(jiàn)，每按一次鍵后的計(jì)數(shù)值將遠(yuǎn)大于看見(jiàn)，每按一次鍵后的計(jì)數(shù)值將遠(yuǎn)大于1，而當(dāng)鍵的輸出通過(guò)，而當(dāng)鍵的輸出通過(guò)FPGA中已中已設(shè)計(jì)好的去抖動(dòng)電路后，每按一次鍵，計(jì)數(shù)器計(jì)數(shù)只顯示加設(shè)計(jì)好的去抖動(dòng)電路后，每按一次鍵，計(jì)數(shù)器計(jì)數(shù)只顯示加1，這表明去，這表明去抖動(dòng)電路工作正常。當(dāng)然也可以設(shè)計(jì)其它方法來(lái)證實(shí)去抖動(dòng)的有效性。抖動(dòng)電路工作正常。當(dāng)然也可以設(shè)計(jì)其它方法來(lái)證實(shí)去抖動(dòng)的有效性。創(chuàng)建工程，繪制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，根據(jù)仿真波形創(chuàng)建工程，繪制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，根據(jù)仿真波形作說(shuō)明，引腳鎖定編譯

30、、編程下載于作說(shuō)明，引腳鎖定編譯、編程下載于FPGA中，在實(shí)驗(yàn)系統(tǒng)上硬件驗(yàn)證。中，在實(shí)驗(yàn)系統(tǒng)上硬件驗(yàn)證。最后完成實(shí)驗(yàn)報(bào)告。最后完成實(shí)驗(yàn)報(bào)告。 Q 實(shí)實(shí) 驗(yàn)驗(yàn)6-2設(shè)計(jì)一個(gè)能將信號(hào)延時(shí)設(shè)計(jì)一個(gè)能將信號(hào)延時(shí)800ns的延時(shí)電路的延時(shí)電路 按照按照6.7節(jié)的設(shè)計(jì)原理和流程，設(shè)計(jì)一個(gè)節(jié)的設(shè)計(jì)原理和流程，設(shè)計(jì)一個(gè)8通道延時(shí)電路，要求能將通道延時(shí)電路，要求能將信號(hào)延時(shí)信號(hào)延時(shí)800ns。給出設(shè)計(jì)電路，計(jì)算工作時(shí)鐘的頻率。創(chuàng)建工程，繪。給出設(shè)計(jì)電路，計(jì)算工作時(shí)鐘的頻率。創(chuàng)建工程，繪制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，根據(jù)仿真波形作說(shuō)明，引腳制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，根據(jù)仿真波形作說(shuō)明，引腳

31、鎖定編譯，編程下載于鎖定編譯，編程下載于FPGA中，在實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)硬件驗(yàn)證。最后完成中，在實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)硬件驗(yàn)證。最后完成實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告。若要實(shí)測(cè)延時(shí)若要實(shí)測(cè)延時(shí)800ns，可以利用附錄，可以利用附錄2介紹的實(shí)驗(yàn)系統(tǒng)上配置的脈寬測(cè)試介紹的實(shí)驗(yàn)系統(tǒng)上配置的脈寬測(cè)試功能來(lái)測(cè)定。功能來(lái)測(cè)定。 Q 實(shí)實(shí) 驗(yàn)驗(yàn)6-3. 由由RS觸發(fā)器構(gòu)成的多路搶答器設(shè)計(jì)觸發(fā)器構(gòu)成的多路搶答器設(shè)計(jì) 根據(jù)第根據(jù)第6.2.3節(jié)的消除抖動(dòng)開(kāi)關(guān)的工作原理，用基本節(jié)的消除抖動(dòng)開(kāi)關(guān)的工作原理，用基本R-S觸發(fā)器設(shè)計(jì)一個(gè)三觸發(fā)器設(shè)計(jì)一個(gè)三路搶答器。使用的器件主要有：路搶答器。使用的器件主要有：74LS00一片，雙一片，雙-四輸入

32、與非門(mén)四輸入與非門(mén)74LS20兩片，兩片，按鍵式開(kāi)關(guān)按鍵式開(kāi)關(guān)4個(gè)，指示燈（發(fā)光二極管）個(gè)，指示燈（發(fā)光二極管）3只只510 電阻電阻3個(gè)，個(gè)，1 k電阻電阻4個(gè)。搶個(gè)。搶答器的電路如圖答器的電路如圖E6-3所示，圖中的每個(gè)所示，圖中的每個(gè)RS觸發(fā)器都由兩個(gè)與非門(mén)構(gòu)成。例如與觸發(fā)器都由兩個(gè)與非門(mén)構(gòu)成。例如與非門(mén)非門(mén)4、5連接構(gòu)成的連接構(gòu)成的RS觸發(fā)器既有接收功能同時(shí)又具有保持功能，觸發(fā)器既有接收功能同時(shí)又具有保持功能，S為手動(dòng)清零為手動(dòng)清零控制開(kāi)關(guān)，控制開(kāi)關(guān)，S1S3為搶答按鈕開(kāi)關(guān)。為搶答按鈕開(kāi)關(guān)。 首先標(biāo)出圖首先標(biāo)出圖E6-3中各集成電路輸入、輸出端的引腳編號(hào)，然后按照電路圖連中各集成電路輸入、輸出端的引腳編號(hào)，然后按照電路圖連線，在實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)硬件驗(yàn)證，包括搶答功能、清零功能、互鎖功能的驗(yàn)證。線，在實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)硬件驗(yàn)證，包括搶