四位二進制加法計數(shù)器 設(shè)計實例

1、（PLD可編程邏輯器件）設(shè)計實例四位二進制加法計數(shù)器cnt4b.vhd的VHDL源程序七段譯碼器的VHDL源程序圖4-1b數(shù)字顯示譯碼器原理圖四實驗板配置：本實例采用實驗板中的第8種結(jié)構(gòu)。時鐘信號CLK1采用CLOCK1中的任何一組，CLK2采用CLOCK2中的1024HZ，按鍵5作為清零控制信號，按鍵6作為時鐘使能信號，譯碼結(jié)果顯示在數(shù)碼管1上。習題：設(shè)計一能遞增顯示各種不同符號的顯示器，工作方式同此實例。418位二進制并行加法器一設(shè)計要求：當外加時鐘信號的上升沿到達時，能實現(xiàn)8位二進制數(shù)并行相加，并輸出和及進位信號。二設(shè)計方法：多位加法器的構(gòu)成有兩種方式：并行和串行。并行加法器是一種超前進

2、位加法邏輯電路，每位的進位只由加數(shù)和被加數(shù)決定，而與低位的進位無關(guān)，因而運算速度較快；串行加法器則是將全加器級聯(lián)構(gòu)成多位加法器，雖然電路比較簡單，但運算速度較慢。并行加法器通常比串行級聯(lián)加法器占用更多的資源，隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的容量差快速增大。因此，在工程中使用加法器時，要在速度和容量之間尋找平衡。實驗結(jié)果表明，4位二進制并行加法器和串行級聯(lián)加法器占用幾乎相同的資源。這樣，多位數(shù)加法器可以由4位二進制并行加法器串聯(lián)構(gòu)成。本實例中的8位二進制并行加法器即是由2個4位二制并行加法器級聯(lián)而成的。4位二制并行加法器由VHDL語言來實現(xiàn)；頂層的8位二進制并行加法器則通過原理

3、圖輸入法將兩個4位二進制加法器級連而成。三.源程序和原理圖：4位二進制并行加法器add4b.vhd的VHDL語言源程序圖4-28位二進制并行加法器原理圖四.實驗板配置：本實例采用實驗板中的第4種結(jié)構(gòu)。低位的進位信號CIN通過按鍵輸入，輸出的進位信號用發(fā)光二極管D8來顯示；加數(shù)A從低到高由按鍵1、2輸入，被加數(shù)B從低到高由按鍵3、4輸入，輸出的和由數(shù)碼管7、8顯示。習題：設(shè)計一8位二進制減法器。（提示：根據(jù)二進制數(shù)相減等于補碼相加的道理，將減數(shù)的每一位取反，同時將加法器的借位輸入cin0置高電平。注意，此種結(jié)構(gòu)的減法器，其溢出或借位的車出電平是0。）4.2?？勺?位二進制加法計數(shù)器一.設(shè)計要求：

4、每當外加時鐘上升沿到達時，8位計數(shù)器即累加一次。可變模通過2個選擇位M1、M0來決定，要求當M1、M0取00、01、10、11四個數(shù)值時，分別可構(gòu)成10進制、16進制、32進制、128進制4種加法計數(shù)方式。.設(shè)計方法:采用VHDL語言進行設(shè)計，通過選擇位 M1、M0的不同取值來控制進位信號的產(chǎn)生, 從而實現(xiàn)不同進制的計數(shù)器。三.源程序:library ieee;use ieee.std_logic_1164.all;useieeestd_i0gic_unsigned黨;奇cnt8b.vhd的 vhdl 語日源程序四.實驗跖ntiy : cnt8b isport( clr: in std_log

5、ic;本實例采用實驗怩電Mtdog假結(jié)構(gòu)。時鐘信號-清零信號CLK采梅鐘CLOCK1中的任何一組，清零信號由m : in std_logic_vector（1 downto 0）;-模的選擇位按鍵8控岫。碗摭e如哦視城靜（7 downo的出結(jié)果在數(shù)碼管7、8上顯示。）；習題：設(shè)詁nd; 4位?？勺兗訙p計數(shù)器。4. 3architecture one of cnt8b is.設(shè)計begin要求:process（clk,clr,m）begin'加時鐘侍苻r(nóng)鄴）率丸heniHz，要求秒表能精確到i秒。二.設(shè)計方法:dout<="00000000”;elsif(clk'

6、event and clk='1')if(m=0) thenthen -時鐘上升沿到達 十取/O示秒鐘個位（十進制計數(shù)器）圖4-3a秒表的設(shè)計框圖電路的設(shè)計框圖如圖4-3a所示。由于秒鐘是六十進制的，所以可通過一十進制計數(shù)器和一六進制計數(shù)器來完成時間的計數(shù)。整個設(shè)計采用自上而下的設(shè)計方法，底層的計數(shù)模塊采用VHDL語言來實現(xiàn)，頂層則可直接采用原理圖輸入法。三源程序和原理圖：十進制加法計數(shù)器cnt10.vhd的VHDL語言源程序六進制加法計數(shù)器cnt6.vhd的VHDL語言源程序圖4-3b秒表的原理圖四實驗板配置：本實例采用實驗板中的第1種結(jié)構(gòu)。時鐘信號CLK采用CLOCK1中的1HZ，清零信號CLR和時鐘使能信號CS分別由按鍵1、2控制，輸出結(jié)果顯示在數(shù)碼管1、2上。習題：設(shè)計一能精確到秒的60秒定時器。45六位數(shù)字頻率計一設(shè)計要求：采用直接測頻法設(shè)計一六位數(shù)字頻率計，要求測頻范圍為10-10KHZ，頻率計的輸出用六只數(shù)碼發(fā)光管顯示。閘門控制信號由外加的8HZ時鐘輸入信號經(jīng)分頻產(chǎn)生，閘門寬度保持1S不變。二設(shè)計方法：測頻的方法主要可分為兩種：一種為