時序電路VHDL設(shè)計(時序邏輯部分)

1、第五章第五章 第三講第三講數(shù)字電路與邏輯設(shè)計數(shù)字電路與邏輯設(shè)計常用組合邏輯電路常用組合邏輯電路VHDL設(shè)計實例設(shè)計實例組合邏輯電路設(shè)計組合邏輯電路設(shè)計1. 分析邏輯問題，抽象輸入、輸出邏輯變量。分析邏輯問題，抽象輸入、輸出邏輯變量。2. 列真值表、寫函數(shù)表達(dá)式。列真值表、寫函數(shù)表達(dá)式。3. 采用基本門電路、采用基本門電路、PLD實現(xiàn)實現(xiàn)。實體實體 (A,B,C)結(jié)構(gòu)體結(jié)構(gòu)體a1庫、程序包聲明庫、程序包聲明結(jié)構(gòu)框圖ABC結(jié)構(gòu)體結(jié)構(gòu)體a1數(shù)字電路的數(shù)字電路的VHDL表述表述實體描述實體描述ENTITY entity_name ISPORT(input1_name : IN STD_LOGIC;in

2、put2_name : IN STD_LOGIC_VECTOR (a2 downto a1);output1_name:OUT STD_LOGIC;output2_name:OUT STD_LOGIC_VECTOR(b2 downto b1) );END entity_name;- STD_LOGIC：描述描述1位寬度的電路端口，如單獨的邏輯變量位寬度的電路端口，如單獨的邏輯變量A,可描述為可描述為A: IN STD_LOGIC;- STD_LOGIC_VECTOR (a2 downto a1)：描述多位寬度的電路：描述多位寬度的電路端口，如一組邏輯變量的組合（端口，如一組邏輯變量的組合（D3

3、,D2,D1,D0）4位寬度，可位寬度，可描述為描述為D : in std_logic_vector(3 downto 0);ARCHITECTURE a OF entity_name ISSIGNAL signal_name: STD_LOGIC;BEGIN- VHDL語句語句；- 邏輯電路描述，輸入輸出的邏輯關(guān)系描述；邏輯電路描述，輸入輸出的邏輯關(guān)系描述；END a;結(jié)構(gòu)體描述結(jié)構(gòu)體描述VHDL參考書參考書VHDL設(shè)計指南（第二版）設(shè)計指南（第二版） 作者：（美）阿森頓作者：（美）阿森頓 譯者譯者: 葛紅葛紅出版社：機械工業(yè)出版社（出版社：機械工業(yè)出版社（2005）CPLD/FPGA應(yīng)用開

4、發(fā)技術(shù)與工程實踐應(yīng)用開發(fā)技術(shù)與工程實踐作者：求是科技作者：求是科技出版社：人民郵電出版社（出版社：人民郵電出版社（2005）（1）三態(tài)輸出電路）三態(tài)輸出電路 （2）比較器）比較器 （3）數(shù)據(jù)選擇器）數(shù)據(jù)選擇器 （4）編碼器）編碼器（5）譯碼器）譯碼器 一、常用組合邏輯電路設(shè)計一、常用組合邏輯電路設(shè)計（1）三態(tài)輸出電路）三態(tài)輸出電路(1位位)AENBEN=1 B=A;EN=0 B=高阻態(tài)library ieee;use ieee.std_logic_1164.all;entity triout isport (A: in std_logic; en: in std_logic; B: out s

5、td_logic);end triout;architecture behave of triout isbegin B = A when en=1 else Z; end behave; -注意此處的注意此處的“Z”要大寫；要大寫；三態(tài)輸出電路（三態(tài)輸出電路（多位多位） A7-A0ENB7-B0EN=1 B=A;EN=0 B=高阻態(tài)88library ieee;use ieee.std_logic_1164.all;entity triout isport(A: in std_logic_vector(7 downto 0); en: in std_logic; B: out std_log

6、ic_vector(7 downto 0);end triout;architecture behave of triout isbegin A = B when en=1 else ZZZZZZZZ; end behave; -注意多位時用雙引號；注意多位時用雙引號；（1）三態(tài)輸出電路）三態(tài)輸出電路 （2）數(shù)據(jù)選擇器）數(shù)據(jù)選擇器 （3）比較器）比較器 （4）編碼器）編碼器（5）譯碼器）譯碼器 一、常用組合邏輯電路設(shè)計一、常用組合邏輯電路設(shè)計（2）數(shù)據(jù)選擇器）數(shù)據(jù)選擇器4選1 MUX ABCDYS0S1輸出端輸出端library ieee;use ieee.std_logic_1164.all

7、;entity mux41 is Port( A,B,C,D: in std_logic; sel : in std_logic_vector(1 downto 0); Y : out std_logic);end mux41;architecture archmux of mux41 is begin Y b， 輸出為：輸出為：agtb=1， altb= 0 ， aeqb=0;如果如果 ab， 輸出為：輸出為：altb=1， agtb= 0 ， aeqb=0;如果如果 a=b， 輸出為：輸出為：aeqb=1， agtb= 0 ， altb=0。Library ieee;Use ieee.st

8、d_logic_1164.all;Use ieee.std_logic_unsigned.all;ENTITY cmpab IS PORT ( A, B :in std_logic_vector(7 downto 0); AGTB, ALTB, AEQB : out std_logic);END cmpab;ARCHITECTURE a OF cmpab ISBEGIN aeqb= 1 when a=b else 0; agtbb else 0; altb = 1 when aB then agtb=1; elsif A=B then aeqb=1; else altb=1; end if;

9、end process; END b;（1）三態(tài)輸出電路）三態(tài)輸出電路 （2）比較器）比較器 （3）數(shù)據(jù)選擇器）數(shù)據(jù)選擇器 （4）編碼器）編碼器（5）譯碼器）譯碼器 一、常用組合邏輯電路設(shè)計一、常用組合邏輯電路設(shè)計（4）編碼器）編碼器I6I7I5I4I3I2I1I0Y2Y1Y083編碼器編碼器I7 I6 I5 I4 I3 I2 I1 I0Y2 Y1 Y01111111000011111101001111110110101111011101111101111100110111111011011111111001111111111LIBRARY ieee; USE ieee.std_logic_1

10、164.all; ENTITY encoder IS PORT(i : IN STD_LOGIC_VECTOR(7 DOWNTO 0); y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END encoder; ARCHITECTURE rtl OF encoder IS BEGIN y = 111 when i = 01111111 else 110 when i = 10111111 else 101 when i = 11011111 else 100 when i = 11101111 else 011 when i = 11110111 else 010 w

11、hen i = 11111011 else 001 when i = 11111101 else 000 when i = 11111110 else XXX;END rtl; STD_LOGIC類型端口的值空間。例如類型端口的值空間。例如A:OUT STD_LOGIC; 則則A可賦予可賦予 0 、1 、Z 、，形式如下A= 0 ; Type Std_Logic Is ( U, -Undefined X , -Forcing Unknown 0 , -Forcing 0 1 , -Forcing 1 Z , -Hign Impedance W, -Weak Unknown L , -Weak

12、0; H , -Weak 1;- , -Dont Care;) 標(biāo)準(zhǔn)邏輯類型對數(shù)字邏輯電路的邏輯特性描述更加完整，真實，因此在VHDL程序中，對邏輯信號的定義通常采用標(biāo)準(zhǔn)邏輯類型（1）三態(tài)輸出電路）三態(tài)輸出電路 （2）比較器）比較器 （3）數(shù)據(jù)選擇器）數(shù)據(jù)選擇器 （4）編碼器）編碼器（5）譯碼器）譯碼器 一、常用組合邏輯電路設(shè)計一、常用組合邏輯電路設(shè)計（2）譯碼器）譯碼器A. 38譯碼器譯碼器LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY decode_3to8 IS PORT(a,b,c,G1,G2A,G2B: IN STD_LOGIC;

13、Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END decode_3to8; ARCHITECTURE rtl OF decode_3to8 IS SIGNAL indata: STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN indata=G1&G2A&G2B&c&b&a; y= 11111110 when indata=100000 else 11111101 when indata=100001 else 11111011 when indata=100010 else 11110111 when

14、 indata=100011 else 11101111 when indata=100100 else 11011111 when indata=100101 else 10111111 when indata=100110 else 01111111 when indata=100111 else 11111111;END rtl;譯碼器譯碼器（2）譯碼器）譯碼器B. 數(shù)碼管譯碼器數(shù)碼管譯碼器A3A2A1A0abcdefgLibrary ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity bcd i

15、sPort( A : in std_logic_vector(3 downto 0);Seven : out std_logic_vector(6 downto 0);End bcd;Architecture a of bcd isBeginSeven= 0111111 when A=0000 else -0 0000110 when A=0001 else -1 1011011 when A=0010 else -2 1001111 when A=0011 else -3 1100110 when A=0100 else -4 1101101 when A=0101 else -5 1111

16、101 when A=0110 else -6 0000111 when A=0111 else -7 1111111 when A=1000 else -8 1101111 when A=1001 else -9 0000000 ;End a;例例1 1：組合邏輯設(shè)計：組合邏輯設(shè)計 四舍五入電路四舍五入電路 輸入輸入8421BCD8421BCD碼，輸出碼，輸出F F。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sswr

17、isport(d:in std_logic_vector(3 downto 0); y:out std_logic);end sswr;architecture behave of sswr isbegin y = 0 when 0=d and d5 else 1 when 5=d and d10 else Z;end behave;例例2 2: :設(shè)計組合邏輯電路設(shè)計組合邏輯電路設(shè)計一個設(shè)計一個1bit全加器。全加器。輸入輸入 X,Y,CI 輸出輸出 Z,COlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.a

18、ll;use ieee.std_logic_unsigned.all;entity full_bit_adder isport(a,b,ci:in std_logic; y,cout:out std_logic);end full_bit_adder;architecture bh1 of full_bit_adder isbegin y = (not a)and (not b)and ci) or (not a)and (b) and (not ci) or (a)and (not b)and(not ci) or (a) and (b)and(ci); cout = (b and ci)

19、or (a and ci) or (a and b);end bh1;architecture bh2 of full_bit_adder isbegin y = a xor b xor ci; cout = (a and b) or (a and ci) or (b and ci);end bh2;configuration con1 of full_bit_adder isfor bh2end for;end con1;總結(jié)：總結(jié)：VHDL+PLD組合邏輯電路設(shè)計組合邏輯電路設(shè)計邏輯問題邏輯問題（邏輯輸入、輸出，邏輯函數(shù)）（邏輯輸入、輸出，邏輯函數(shù)）1.輸入邏輯變量輸入邏輯變量描述：描述：

20、 1位的輸入變量位的輸入變量標(biāo)準(zhǔn)邏輯類型，標(biāo)準(zhǔn)邏輯類型，std_logic 多位的輸入變量多位的輸入變量標(biāo)準(zhǔn)邏輯序列類型標(biāo)準(zhǔn)邏輯序列類型 std_logic_vector2.輸出邏輯變量輸出邏輯變量描述：描述： 同輸入。同輸入。3.邏輯關(guān)系邏輯關(guān)系描述：描述： 列出真值表列出真值表 適用于輸入變量較少、或函數(shù)有效輸入值較適用于輸入變量較少、或函數(shù)有效輸入值較少的情況。少的情況。 求取邏輯函數(shù)表達(dá)式求取邏輯函數(shù)表達(dá)式 輸出變量較少或輸出變量相互獨立的情況。輸出變量較少或輸出變量相互獨立的情況。 邏輯關(guān)系高級抽象表述邏輯關(guān)系高級抽象表述 邏輯關(guān)系概括邏輯關(guān)系概括直接邏輯描述；直接邏輯描述； 碼制轉(zhuǎn)

21、換等問題（數(shù)值運算類）。碼制轉(zhuǎn)換等問題（數(shù)值運算類）。設(shè)計題一：四位二進制數(shù)轉(zhuǎn)換為設(shè)計題一：四位二進制數(shù)轉(zhuǎn)換為BCD碼。碼。entity bin2bcd isport(d_bin: in std_logic_vector(3 downto 0); d_bcd_H,d_bcd_L: out std_logic_vector(3 downto 0);end bin2bcd;architecture aa of bin2bcd isBegind_bcd_L= d_bin when d_bin10 else d_bin+6;d_bcd_H= “0000” when d_bin10 else “0001

22、”;end aa;entity bcd2b isport(d:in std_logic_vector(3 downto 0); Bh,Bl:out std_logic_vector(3 downto 0);end bcd2b;architecture aa of bcd2b issignal a,b:std_logic_vector(7 downto 0);begina = 0000&d;b = a when d10 else a+6;Bh = b(7 downto 4);Bl = b(3 downto 0);end aa;architecture ab of bcd2b isbegi

23、nBh 9 else 0000;Bl 9 else d;end ab;設(shè)計題二：設(shè)計一位設(shè)計題二：設(shè)計一位BCD碼加法器碼加法器entity bcd_adder isport(d1,d2:in std_logic_vector(3 downto 0); Bh,Bl:out std_logic_vector(3 downto 0);end bcd_adder;architecture aa of bcd_adder issignal a,b,t,s:std_logic_vector(7 downto 0);begina = 0000&d1;b = 0000&d2;t = a +

24、b ;s = t when t10 else t+6;Bh = s(7 downto 4);Bl = s(3 downto 0);end aa;碼制轉(zhuǎn)換設(shè)計題：將設(shè)計題：將4位自然二進制數(shù)轉(zhuǎn)換為位自然二進制數(shù)轉(zhuǎn)換為BCD碼，并碼，并通過數(shù)碼管顯示轉(zhuǎn)換結(jié)果。通過數(shù)碼管顯示轉(zhuǎn)換結(jié)果。四位二進制碼轉(zhuǎn)換為四位二進制碼轉(zhuǎn)換為BCD碼，并譯碼顯示。碼，并譯碼顯示。（數(shù)碼管為共陰極）（數(shù)碼管為共陰極）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity bcd isPort( A : in std_lo

25、gic_vector(3 downto 0);bcd0,bcd1 : out std_logic_vector(3 downto 0);seven0,seven1 : out std_logic_vector(6 downto 0);End bcd;Architecture a of bcd is signal tmp:std_logic_vector(3 downto 0);Begin bcd0 = A when (A10) else A+6; bcd1 = “0000” when (A10) else “0001”; tmp = bcd0; seven0=0111111 when tmp=

26、0000 else -0 0000110 when tmp=0001 else -1 1011011 when tmp=0010 else -2 1001111 when tmp=0011 else -3 1100110 when tmp=0100 else -4 1101101 when tmp=0101 else -5 1111101 when tmp=0110 else -6 0000111 when tmp=0111 else -7 1111111 when tmp=1000 else -8 1101111 when tmp=1001 else -9 0000000 ;seven1=“

27、0111111” when (A1000-111D觸發(fā)器觸發(fā)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff ISPORT( cp,d: IN STD_LOGIC; q: OUT STD_LOGIC);END dff;ARCHITECTURE a OF dff ISBEGIN process(cp) begin if cpevent and cp=1 then q=d; end if; end process;END a;狀態(tài)方程： J-K觸發(fā)器特性表觸發(fā)器特性表J KQn+1功能說明功能說明0 00 11 01 1Qn01Qn不變不變置

28、置 0置置 1翻轉(zhuǎn)翻轉(zhuǎn)nn1nQKQJQJK觸發(fā)器觸發(fā)器cpCPI. 依據(jù)依據(jù)狀態(tài)方程狀態(tài)方程實現(xiàn)實現(xiàn)JK觸發(fā)器觸發(fā)器USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;entity jkjk is port(j,k,clk: in std_logic; q,qn: buffer std_logic);end jkjk;buffer端口模式：端口既作為實體的輸出，又回端口模式：端口既作為實體的輸出，又回到實體內(nèi)部做驅(qū)動信號。到實體內(nèi)部做驅(qū)動信號。architecture bh of jkjk is begin process

29、(clk) begin if clkevent and clk=0 then q = (j and (not q) OR (not k) and q); qn = not(j and (not q) OR (not k) and q); end if; end process;end bh;nn1nQKQJQII. 依據(jù)依據(jù)狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換表實現(xiàn)實現(xiàn)JK觸發(fā)器觸發(fā)器USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;entity jkjk is port(j,k,clk: in std_logic; q,qn: buffe

30、r std_logic);end jkjk;architecture bh2 of jkjk1 is begin process(clk) begin if clkevent and clk=0 then if j=0 and k=1 then q =0; qn =1; elsif j=1 and k=0 then q=1; qn =0; elsif j=0 and k=0 then q = q; qn = qn; elsif j=1 and k=1 then q= not q; qn = not qn; end if; end if; end process;end bh2;(3)-A 簡單

31、計數(shù)器設(shè)計簡單計數(shù)器設(shè)計計數(shù)器CLKQ3Q2Q1Q0四位加計數(shù)器四位加計數(shù)器LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY counter ISPORT( clk: in STD_LOGIC;q: buffer STD_LOGIC_vector(3 downto 0);END counter;buffer端口模式：端口既作為實體的輸出，又回端口模式：端口既作為實體的輸出，又回到實體內(nèi)部做驅(qū)動信號。到實體內(nèi)部做驅(qū)動信號。ARCH

32、ITECTURE a OF counter ISBEGIN process(clk) begin if (clkevent and clk=1) then q=q+1; end if; end process;END a;四位加計數(shù)器四位加計數(shù)器計數(shù)器CLKCLR(3)-B 帶帶同步同步清零、清零、同步同步置數(shù)置數(shù)功能的計數(shù)器功能的計數(shù)器LDQ3Q2Q1Q0 D3D2D1D0控制信號控制信號CLR、LD：具有更高優(yōu)先級：具有更高優(yōu)先級LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee

33、.std_logic_arith.ALL;ENTITY counter ISPORT( clk,clr,ld: in STD_LOGIC; d: in STD_LOGIC_vector(3 downto 0);q: buffer STD_LOGIC_vector(3 downto 0);END counter;ARCHITECTURE a OF counter ISBEGIN process(clk) begin if (clkevent and clk=1) then if(clr=1) then q=0000; elsif(ld=1)then q=d; else q=q+1; end if

34、; end if;end process;END a;計數(shù)器CLKCLR(3)-C 帶帶異步異步清零、清零、同步同步置數(shù)置數(shù)功能的計數(shù)器功能的計數(shù)器LDQ3Q2Q1Q0 D3D2D1D0LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY counter ISPORT( clk,clr,ld: in STD_LOGIC; d: in STD_LOGIC_vector(3 downto 0);q: buffer STD_LOGIC_v

35、ector(3 downto 0);END counter;ARCHITECTURE a OF counter ISBEGIN process(clk,clr) begin if(clr=1) then q=“0000”; elsif (clkevent and clk=1 )then if(ld=1) then q=d; else q=q+1; end if; end if; end process;END a;(3)-D 帶帶進位進位計數(shù)器設(shè)計計數(shù)器設(shè)計計數(shù)器CLKQ3Q2Q1Q0四位加計數(shù)器四位加計數(shù)器COUTLIBRARY ieee;USE ieee.std_logic_1164.AL

36、L;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY counter ISPORT( clk: in STD_LOGIC; q: buffer STD_LOGIC_vector(3 downto 0); cout: out std_logic); END counter;ARCHITECTURE a OF counter ISBEGIN ARCHITECTURE b OF counter ISBEGIN process(clk) begin if (clkevent and clk=1) then q=q+1

37、; end if; end process; cout=1 when q=15 else 0;END b;進程進程設(shè)計狀態(tài)轉(zhuǎn)換設(shè)計狀態(tài)轉(zhuǎn)換并列語句并列語句實現(xiàn)輸出實現(xiàn)輸出ARCHITECTURE b OF counter ISBEGIN process(clk) begin if (clkevent and clk=1) then if(q9)then q=q+1; else q=“0000”; end if; end if; end process; cout=1 when q=9 else 0;END b;進程進程設(shè)計狀態(tài)轉(zhuǎn)換設(shè)計狀態(tài)轉(zhuǎn)換并列語句并列語句實現(xiàn)輸出實現(xiàn)輸出(4) 分頻器Tcl

38、k = 1 usTcout = 10us計數(shù)器就是對時鐘脈沖計數(shù)，同時計數(shù)器就是對時鐘脈沖計數(shù)，同時 計數(shù)器還是一個分頻器。計數(shù)器還是一個分頻器。fclk = 1x106 Hzfcout = 1x105 Hz（3）移位寄存器設(shè)計）移位寄存器設(shè)計4位右移移位寄存器位右移移位寄存器Reset:異步清零異步清零右移移位寄存器右移移位寄存器dinresetclkQAQBQCQDlibrary ieee;use ieee.std_logic_1164.all;ENTITY shifter ISPORT( din : in std_logic; reset, clk : in std_logic; QA,

39、QB,QC,QD : buffer std_logic); END shifter;ARCHITECTURE behave OF shifter ISBEGIN Process (reset,clk) Begin if(reset=1) then QA=0; QB=0; QC=0; QD=0; else if (clkEvent and clk = 1) then QA=din; QB=QA; QC=QB; QD IF din=1 THEN state = s1; else state IF din=1 THEN state = s2; else state IF din=0 THEN state=s0; else statestate=s0; END CASE; End if; END PROCESS;z=1 when (state=s2 and din=0) else 0; -輸出不僅與狀態(tài)有關(guān)，而且和輸入有關(guān)輸出不僅與狀態(tài)有關(guān)，而且和輸入有關(guān)。END a; 序列信號：序列信號：110序列檢測器CLKZxRst狀態(tài)機自啟動：狀態(tài)機自啟動：RST復(fù)位控制復(fù)位控制LIBRARY ieee