蘇州科技學(xué)院計(jì)算機(jī)組成原理實(shí)驗(yàn)報(bào)告

1、 計(jì)算機(jī)組成原理B實(shí) 驗(yàn) 報(bào) 告學(xué) 院： 電子與信息工程學(xué)院 專 業(yè)： 計(jì)算機(jī)科學(xué)與技術(shù) 班級學(xué)號： 11200135111 學(xué)生姓名： 李輝 指導(dǎo)老師： 黃研秋 實(shí)驗(yàn)一 實(shí)驗(yàn)日期：2014.6.10 成績評定：_實(shí)驗(yàn)名稱：運(yùn)算部件實(shí)驗(yàn)：加減法器設(shè)計(jì)實(shí)驗(yàn)內(nèi)容：啟動(dòng)Quartus II，可以采用圖形化設(shè)計(jì)，也可以采用VHDL語言編程設(shè)計(jì)。然后進(jìn)行編譯調(diào)試，最后運(yùn)行仿真模擬，查看仿真結(jié)果。采用圖形化設(shè)計(jì)時(shí)先設(shè)計(jì)CAS單元，然后使用CAS單元設(shè)計(jì)四位加減法器。查看仿真結(jié)果時(shí)要考慮四種情況：加法、減法、正溢、負(fù)溢。還可以嘗試AB均為正、AB均為負(fù)、A為正B為負(fù)、A為負(fù)B為正時(shí)候的加減法。1、一位全加器

2、的實(shí)現(xiàn)2、一位可控加減法單元CAS的設(shè)計(jì)3、四位加減法器設(shè)計(jì) 實(shí)驗(yàn)?zāi)康模菏煜び肣uartus II進(jìn)行邏輯電路設(shè)計(jì)的方法。通過4位加減法器的設(shè)計(jì)，掌握加減法器的基本原理。VHDL程序或圖形設(shè)計(jì)電路圖：1. 一位全加器（FA）的VHDL程序CAS單元電路圖：2. 一位可控加減法單元CASDY的設(shè)計(jì)的VHDL程序電路圖：3. 四位加減法器設(shè)計(jì)的設(shè)計(jì)的VHDL程序電路圖：仿真結(jié)果和分析：1.一位全加器的CAS仿真結(jié)果仿真結(jié)果分析：Ai，Bi和Ci（一個(gè)二進(jìn)制位）相加，產(chǎn)生一個(gè)和輸出Si以及一個(gè)進(jìn)位Ci+1。仿真結(jié)果可得下表所示：輸 入輸 出AiBiCiSiCi+1000000011001010011

3、0110010101011100111111從表中得，輸入中有奇數(shù)個(gè)1時(shí)，和Si為1；輸入中任何兩個(gè)同時(shí)為1，進(jìn)位Ci+1為1。2.一位可控加減法單元仿真結(jié)果仿真結(jié)果分析：當(dāng)Sub=0,Ai、Bi和進(jìn)位Ci做一位加法；當(dāng)Sub=1，Ai、Bi的反碼和進(jìn)位Ci做一位加法運(yùn)算。3. 四位加減法器設(shè)計(jì)的仿真結(jié)果加法：減法：仿真結(jié)果分析：sub作為控制線，A和B做加法時(shí)，sub為0，根據(jù)補(bǔ)碼的運(yùn)算方法最低位應(yīng)該加1，所以將sub作為最低位的進(jìn)位輸入C0；A和B做減法時(shí)，sub為1。其中，Cy為移出標(biāo)志，由C3和C4進(jìn)行異或運(yùn)算得到。如下表所示：輸入輸出C3C4C3異或CCy000+011正溢出101負(fù)

4、溢出110-心得體會(huì)：通過了本次實(shí)驗(yàn)，完成功能如下：1、一位全加器的實(shí)現(xiàn)2、一位可控加減法單元CAS的設(shè)計(jì)3、四位加減法器設(shè)計(jì)我學(xué)會(huì)了用Quartus II進(jìn)行邏輯電路設(shè)計(jì)的方法，同時(shí)通過設(shè)計(jì)4位加減法器，掌握加減法器的基本原理，以及如何使用Quartus II創(chuàng)建部件圖、波形示例圖、仿真部件圖，感謝老師的指導(dǎo)和同學(xué)的幫助。實(shí)驗(yàn)二實(shí)驗(yàn)日期：2014.6.10 成績評定：_實(shí)驗(yàn)名稱：運(yùn)算部件實(shí)驗(yàn)：并行乘法器實(shí)驗(yàn)實(shí)驗(yàn)內(nèi)容： 啟動(dòng)Quartus II，可以采用圖形化設(shè)計(jì)，也可以采用VHDL語言編程設(shè)計(jì)。然后進(jìn)行編譯調(diào)試，最后進(jìn)行仿真模擬，查看仿真結(jié)果。1.設(shè)計(jì)一位全加器（FA）。2.設(shè)計(jì)一個(gè)5位求補(bǔ)

5、器。3.設(shè)計(jì)一個(gè)5´5的不帶符號的陣列乘法器。4.設(shè)計(jì)一個(gè)6´6的帶符號的陣列乘法器。實(shí)驗(yàn)?zāi)康模?. 掌握原碼并行乘法器的基本原理。2. 掌握帶求補(bǔ)器的補(bǔ)碼陣列乘法器的基本原理。VHDL程序或圖形設(shè)計(jì)電路圖：1. 一位全加器（FA）的設(shè)計(jì)VHDL程序電路圖：2. 5*5不帶符號的陣列乘法器的設(shè)計(jì)VHDL程序電路圖：3. 5位求補(bǔ)器的設(shè)計(jì)VHDL程序 電路圖：4.6*6位帶符號的陣列乘法器設(shè)計(jì)VHDL程序 電路圖：仿真結(jié)果與分析：1.一位加減法器仿真結(jié)果仿真結(jié)果分析：Ai，Bi和一個(gè)二進(jìn)制位輸入Ci相加，產(chǎn)生一個(gè)和輸出Si以及一個(gè)進(jìn)位Ci+1。通過仿真結(jié)果可得如下真值表所示：

6、輸 入輸 出AiBiCiSiCi+100000001100101001101100101010111001111112.5*5位不帶符號乘法器仿真結(jié)果仿真結(jié)果分析：不帶符號乘法器，默認(rèn)參加運(yùn)算的數(shù)都為正數(shù)。3.5位求補(bǔ)器的乘法器仿真結(jié)果在乘法時(shí)把相應(yīng)的數(shù)轉(zhuǎn)換被碼形式進(jìn)行相乘，正數(shù)原碼與補(bǔ)碼相同，負(fù)數(shù)補(bǔ)碼為原碼取反后加1。如上表標(biāo)識(shí)所示，當(dāng)E=1時(shí)，進(jìn)行求補(bǔ)運(yùn)算，否則不作求補(bǔ)運(yùn)算。4.6*6位帶符號的陣列乘法器設(shè)計(jì)VHDL程序 仿真結(jié)果分析：帶符號陣列乘法器（包括符號在內(nèi)的補(bǔ)碼乘法器）可以采用先補(bǔ)碼求補(bǔ)然后再得到原碼，然后用無符號陣列乘法器做運(yùn)算，最后把結(jié)果求補(bǔ)得到相應(yīng)補(bǔ)碼。心得體會(huì)：通過本次實(shí)

7、驗(yàn)，實(shí)現(xiàn)功能如下：1.不帶符號的陣列乘法器2.帶符號的陣列乘法器3.設(shè)計(jì)一個(gè)5位求補(bǔ)器4.設(shè)計(jì)一個(gè)5´5的不帶符號的陣列乘法器5.設(shè)計(jì)一個(gè)6´6的帶符號的陣列乘法器在本本次實(shí)驗(yàn)中，不僅僅是深刻了解并行乘法器，還對它們的設(shè)計(jì)思想、工作原理、算法都熟練掌握了，并且對Quartus II的使用比之前也熟練了許多，收獲頗豐，不僅因?yàn)閷?shí)驗(yàn)收獲了成功，也明白自己很多的不足，感謝老師的指導(dǎo)和同學(xué)的幫助。實(shí)驗(yàn)三實(shí)驗(yàn)日期：2014.6.10 成績評定：_實(shí)驗(yàn)名稱：時(shí)序部件實(shí)驗(yàn)實(shí)驗(yàn)內(nèi)容： 1. 設(shè)計(jì)如圖7-6所示的節(jié)拍脈沖發(fā)生器。2. 設(shè)計(jì)如圖7-4所示的帶啟停電路的時(shí)序電路。圖7-6 移位寄

8、存器構(gòu)成的4相節(jié)拍脈沖發(fā)生器圖7-7 節(jié)拍信號形成過程實(shí)驗(yàn)?zāi)康模?. 加深理解計(jì)算機(jī)控制器中，時(shí)序控制部件的基本組成和工作原理。2. 掌握啟停邏輯電路、節(jié)拍脈沖發(fā)生器的工作原理及設(shè)計(jì)方法。3. 了解啟停邏輯電路、節(jié)拍脈沖發(fā)生器等電路的結(jié)構(gòu)特點(diǎn)。VHDL程序或圖形設(shè)計(jì)電路圖：1. 節(jié)拍脈沖發(fā)生器電路圖：2. 帶啟停電路的時(shí)序電路電路圖：仿真結(jié)果與分析：1.節(jié)拍脈沖發(fā)生器仿真結(jié)果仿真結(jié)果分析：通過仿真結(jié)果來看，從接收Clr為GND之后產(chǎn)生的節(jié)拍脈沖具有一定的周期性，脈沖重復(fù)著按周期產(chǎn)生。2.帶啟停電路的時(shí)序電路仿真結(jié)果仿真結(jié)果分析：當(dāng)開始按鈕按下時(shí)序電路啟動(dòng)，會(huì)按一定周期產(chǎn)生節(jié)拍脈沖；當(dāng)按下停止按鈕后時(shí)，節(jié)拍脈沖發(fā)生器將停止發(fā)生節(jié)拍脈沖。因此節(jié)拍脈沖的只在開始和停止之間產(chǎn)生。心得體會(huì)：本次實(shí)驗(yàn)完成了如下設(shè)計(jì)： 1.如圖7-6所示的節(jié)拍脈沖發(fā)生器。 2.如圖7-4所示的帶啟停電路的時(shí)序電路。 通過最后一次實(shí)驗(yàn)，熟練使用Quart