基于FPGA的DDS信號(hào)發(fā)生器的設(shè)計(jì)

1、中文摘要2English Abstract 31 引言42 DDS&FPGA簡(jiǎn)介與原理62.1 DDS基本原理62.2 DDS芯片的主要組成部分62.2.1 頻率預(yù)制與調(diào)節(jié)電路62.2.2 累加器72.2.3 控制相位加法器72.2.4 控制波形加法器72.2.5 波形存儲(chǔ)器72.2.6 D/A轉(zhuǎn)換器82.2.7 低通濾波器82.3 DDS的主要特點(diǎn)82.4 FPGA介紹103 設(shè)計(jì)軟件與語言123.1 涉及到的軟件及設(shè)計(jì)語言123.2 Quarturs簡(jiǎn)介123.3 Matlab簡(jiǎn)介123.4 VHDL簡(jiǎn)介144 課題的設(shè)計(jì)與仿真164.1 設(shè)計(jì)方案的選擇164.2 課題的設(shè)計(jì)與仿真

2、204.2.1 各部件的設(shè)計(jì)及仿真204.2.2頂層部件的設(shè)計(jì)274.3 仿真結(jié)果分析295 畢業(yè)設(shè)計(jì)小節(jié)31謝辭31參考文獻(xiàn)32中文摘要摘要：信號(hào)源作為現(xiàn)代電子產(chǎn)品中的重要一員，必須滿足高精度、高速度、高分辨率等要求。正是基于這幾點(diǎn)，本文研究了基于DDS技術(shù)的智能信號(hào)源。采用DDS方案有很多突出的優(yōu)點(diǎn)：高頻率分辨率；高頻率切換速度；切換時(shí)相位能保持連續(xù)；超寬的頻率范圍；能實(shí)現(xiàn)各種調(diào)制波和任意波形的產(chǎn)生；易于實(shí)現(xiàn)全數(shù)字化的設(shè)計(jì)。本文主要研究以DDS方式實(shí)現(xiàn)基于FPGA的信號(hào)發(fā)生器，操作界面友好，可產(chǎn)生普通波形（正弦波、方波等）、各種調(diào)制波、脈沖串，以及多次諧波的疊加，可產(chǎn)生兩路相互獨(dú)立的不同波

3、形，或產(chǎn)生兩路有一定相位差的同種波形，且信號(hào)源產(chǎn)生的波形各項(xiàng)指標(biāo)都比較高，優(yōu)于其他傳統(tǒng)方式實(shí)現(xiàn)的信號(hào)源。由于此種信號(hào)源是基于FPGA，所以可以在不修改硬件結(jié)構(gòu)的情況下，實(shí)現(xiàn)信號(hào)源功能的擴(kuò)充，從而節(jié)省了成本。關(guān)鍵字：直接數(shù)字頻率合成；DDS;FPGA;線性調(diào)頻;信號(hào)發(fā)生器；English AbstractAbstract：The signal source have to satisfy high accuracy, high speed & high resolution etc as one important member in the modern electronics pro

4、duct. according to this, this discourse studied a intelligence signal source based on the DDS. The project Adopting the DDS has a lot of outstanding advantages: High frequency resolution; high frequency switching speed; phase can keep consecution on switching; Extraordinary wide frequency scope; It

5、Can carry out various random wave; Be easy to carry out the completely digital design. This discourse mainly studies the signal occurrence device with the DDS realization and based on the FPGA, the operation interface amity, can carry out common wave (sine wave、square wave.etc.)、various making wave、

6、the pulse string, and wave added multi-ply harmonic, It can carry out two independent different wave, or two wave contain a phase gap, and the various wave index is all higher than the signal source achieved other traditional ways .Because this kind signal source is based on FPGA, so we can achieve

7、the signal source function to expand under the situation that we dont modify the hardware structure. Thus we saved cost.Keywords: Direct Digital Synthesizer；DDS；FPGA; linearity Frequency Modulation; signal occurrence device .1 引言直接數(shù)字頻率合成技術(shù)（Direct-Digital Synthesis）, 簡(jiǎn)稱DDS 是九十年代迅速發(fā)展起來的一種有廣泛應(yīng)用前景的頻率綜合技

8、術(shù)它可用于雷達(dá)通訊電子偵察和對(duì)抗以及高性能測(cè)量?jī)x器等各個(gè)方面。信號(hào)源是雷達(dá)、通訊、電子對(duì)抗等電子系統(tǒng)實(shí)現(xiàn)高性能指標(biāo)的關(guān)鍵，很多現(xiàn)代電子設(shè)備和系統(tǒng)的功能的實(shí)現(xiàn)都直接依賴于所用信號(hào)源的性能，因此信號(hào)源被人們喻為眾多電子系統(tǒng)的“心臟”，而當(dāng)今高性能的信號(hào)源均通過頻率合成技術(shù)來實(shí)現(xiàn)的。頻率合成器是決定電子系統(tǒng)的關(guān)鍵設(shè)備。傳統(tǒng)的頻率合成器有直接式（DAS）和鎖相式（PLL）兩種。1971年美國(guó)學(xué)者Tierney等提出了直接數(shù)字式頻率合成器（DDS）。這是一種基于波形存儲(chǔ)的全新的頻率合成技術(shù)。線性調(diào)頻DDS芯片的出現(xiàn)對(duì)新一代雷達(dá)波形的產(chǎn)生及本振信號(hào)的生成產(chǎn)生了巨大的影響，這類雷達(dá)信號(hào)已能滿足目標(biāo)探測(cè)、目標(biāo)

9、跟蹤及目標(biāo)識(shí)別等不同的需要。同時(shí)，將DDS用于雷達(dá)系統(tǒng)對(duì)降低目標(biāo)的模糊度、減少虛警概率和提高雷達(dá)電磁兼容能力有極大的幫助。與傳統(tǒng)的頻率合成技術(shù)相比，DDS的性能優(yōu)點(diǎn)主要體現(xiàn)在：超高速的頻率轉(zhuǎn)換時(shí)間（可做到小于0.1s）；極高的頻率分辨率（可達(dá)到MHz級(jí)）；變相相位連續(xù)；可實(shí)現(xiàn)極理想的正交輸出；容易實(shí)現(xiàn)Chirp（線性調(diào)頻）和其他各種頻率、相位、幅值調(diào)制；可以合成任意波形；DDS 輸出信號(hào)的三個(gè)參量:頻率、相位和幅度都由數(shù)據(jù)控制字來決定，即通過改變相位累加器輸入端的頻率控制字，來實(shí)現(xiàn)頻率控制；改變相位累加器輸出端的相位，來實(shí)現(xiàn)相位控制；改變ROM 輸出端的幅度，來實(shí)現(xiàn)幅度控制；從而合成各種調(diào)幅、

10、調(diào)頻、調(diào)相波形以滿足日益增長(zhǎng)的帶寬信號(hào)形式的需求。全數(shù)字化控制簡(jiǎn)單容易；集成度高，容易實(shí)現(xiàn)系列化、模塊化、小型化和工程化。DDS有上述眾多突出優(yōu)點(diǎn)使其被認(rèn)為是繼PLL之后的第二次頻率合成技術(shù)革命。目前已成為宇航、雷達(dá)、通訊、電子戰(zhàn)等系統(tǒng)中信號(hào)源的首選，在線性調(diào)頻、擴(kuò)頻和跳頻系統(tǒng)、多普勒響應(yīng)模擬等領(lǐng)域得到了廣泛的應(yīng)用，在電子測(cè)量?jī)x表等領(lǐng)域也有廣闊的應(yīng)用前景。但是同現(xiàn)在大量應(yīng)用的基于鎖相環(huán)（PLL）的頻率合成相比，DDS的兩個(gè)主要缺點(diǎn)嚴(yán)重限制了DDS更廣泛的應(yīng)用。一是輸出帶寬窄，受限于器件的工作時(shí)鐘頻率。二是DDS輸出頻譜雜散較大。在本次設(shè)計(jì)中，我們將設(shè)計(jì)出DDS基于FPGA芯片的解決方案,并對(duì)其

11、進(jìn)行仿真，得出相關(guān)結(jié)果。2 DDS&FPGA簡(jiǎn)介與原理2.1 DDS基本原理其原理圖如圖1：LFPROMD/A頻率控制字K波形控制字W相位控制字P參考信號(hào)fc加法器加法器累加器圖2.1 DDS原理圖DDS主要由相位累加器、 幅度變換器、D/A轉(zhuǎn)換器DAC 和低通濾波器LPF等組成其核心部件是相位累加器如圖1 所示。在系統(tǒng)時(shí)鐘的作用下由相位累加器完成頻率累加并將每次累加結(jié)果作為取樣地址周期性地掃描正弦波的波形存儲(chǔ)器并通過D/A 轉(zhuǎn)換器把結(jié)果變換成電壓波形。相位累加器在參考信號(hào)時(shí)鐘fc的控制下以步長(zhǎng)K（頻率控制字）作累加，輸出N位二進(jìn)制碼與相位控制字P、波形控制字W相加后作為波形ROM的地

12、址，對(duì)波形ROM進(jìn)行尋址，波形ROM輸出D位的幅度碼Sn經(jīng)D/A轉(zhuǎn)換器變成電壓波形，再經(jīng)過低通濾波器平滑后就可以得到合成的信號(hào)波形。合成的信號(hào)波形形狀取決于波形ROM中存放的幅度碼，因此用DDS可以產(chǎn)生任意的波形。2.2 DDS芯片的主要組成部分2.2.1 頻率預(yù)制與調(diào)節(jié)電路K被稱為頻率控制字，也叫相位增量。DDS的方程為： （2-1）f0是輸出頻率，fc為時(shí)鐘頻率。當(dāng)K足夠大時(shí)，DDS輸出最低頻率（也即頻率分辨率）為，而DDS最大輸出頻率由Nyquist采樣定理決定，即fc/2，也就是K的最大值為。因此，只要N足夠大，DDS可以得到足夠細(xì)的頻率間隔。要改變DDS的輸出頻率，只要改變頻率控制字

13、即可。2.2.2 累加器累加器由N位加法器和N位寄存器級(jí)聯(lián)構(gòu)成。每來一個(gè)時(shí)鐘脈沖fc，加法器將頻率控制字K與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端；以使加法器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣，相位累加器在時(shí)鐘的作用下，進(jìn)行相位累加。當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生溢出，完成一個(gè)周期性的動(dòng)作。其原理圖如下：加法器寄存器fc頻率控制字圖2.2 累加器原理圖2.2.3 控制相位加法器通過改變相位控制字P可以控制輸出信號(hào)的相位參數(shù)。令相位加法器的字長(zhǎng)為N，當(dāng)相位控制字P由0躍變到P（P0）

14、時(shí)，波形存儲(chǔ)器的輸入為相位累加器的輸出與相位控制字P之和，因而其輸出的幅度編碼相位會(huì)增加P/（2的n次方），從而使最后輸出的波形產(chǎn)生相移。2.2.4 控制波形加法器通過改變波形控制字W可以控制輸出信號(hào)的波形。由于波形存儲(chǔ)器中的不同波形是分塊存儲(chǔ)的，所以當(dāng)波形控制字改變時(shí)，波形存儲(chǔ)器的輸入為改變相位后的地址與波形控制字之和，從而使最后輸出的波形產(chǎn)生相移。2.2.5 波形存儲(chǔ)器用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的取樣地址，進(jìn)行波形的相位幅值轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出的波形的抽樣幅值。N位的尋址ROM相當(dāng)于把0度到360度的正弦信號(hào)離散成具有2的N次方個(gè)樣值的序列，若波形ROM有D位數(shù)據(jù)位，

15、則2的N次方個(gè)樣值的幅值以D位二進(jìn)制數(shù)值固化在ROM中，按照地址的不同可以輸出相應(yīng)相位信號(hào)的幅值。其演示圖如下：數(shù)據(jù)波形幅度量化序列相位量化序列（地址）ROM（波形存儲(chǔ)器）圖2.3 ROM演示圖2.2.6 D/A轉(zhuǎn)換器D/A轉(zhuǎn)換器的功能就是把合成波的數(shù)字量轉(zhuǎn)換成模擬量。需要注意的是，頻率合成器對(duì)D/A轉(zhuǎn)換器的分辨率有一定的要求，D/A轉(zhuǎn)換器的分辨率越高，合成的波臺(tái)階數(shù)就越多，輸出的波形的精度也就越高。2.2.7 低通濾波器對(duì)D/A輸出的波進(jìn)行頻譜分析，其中除主頻外還存在分布在fc、2fc兩邊±fo處的非諧波分量。因此為取出主頻fo，必需在D/A的輸出端接入截止頻率為fc/2的低通濾波

16、器。2.3 DDS的主要特點(diǎn)由于DDS采用了不同于傳統(tǒng)頻率合成方法的全數(shù)字結(jié)構(gòu)，因而具有許多直接式頻率合成技術(shù)和間接式頻率合成技術(shù)難以實(shí)現(xiàn)的特點(diǎn)。 頻率合成技術(shù)的特點(diǎn)主要如下：(1)極高的頻率分辨率：這是DDS最主要的優(yōu)點(diǎn)之一，由式 （2-2）可知，當(dāng)參考時(shí)鐘頻確定以后，DDS的頻率分辨率由相位累加器的字長(zhǎng) N 決定。理論上講，只要相位累加器的字長(zhǎng) N 足夠大，就可以得到足夠高的頻率分辨率。當(dāng) K =1時(shí)，DDS產(chǎn)生的最低頻率，稱為頻率分辨率，即 （2-3）例如，時(shí)鐘采用 50MHz，相位累加器的字長(zhǎng)為 48位，頻率分辨率可達(dá) ，這是傳統(tǒng)頻率合成技術(shù)所難以實(shí)現(xiàn)的。(2)輸出頻率相對(duì)帶寬很寬：D

17、DS的輸出頻率下限對(duì)應(yīng)于頻率控制字K = 0時(shí)的情況，Hz，即可輸出直流。根據(jù)Nyquist定理，從理論上講，DDS的輸出頻率的上限應(yīng)為fc/2，但由于低通濾波器的非理想過渡特性及高端信號(hào)頻譜惡化的限制，工程上可實(shí)現(xiàn)的DDS輸出頻率上限一般為： （2-4）因此，可得到DDS的輸出頻率范圍一般是0 2fc /5。這樣的相對(duì)帶寬是傳統(tǒng)頻率合成技術(shù)所無法實(shí)現(xiàn)的。(3)極短的頻率轉(zhuǎn)化時(shí)間：這是DDS的又一個(gè)主要優(yōu)點(diǎn)，DDS是一個(gè)開環(huán)系統(tǒng)，無反饋環(huán)節(jié)。這樣的結(jié)構(gòu)決定了DDS的頻率轉(zhuǎn)換時(shí)間是頻率控制字的傳輸時(shí)間和以低通濾波器為主的器件頻率響應(yīng)時(shí)間之和。在高速DDS系統(tǒng)中，由于采用了流水線結(jié)構(gòu)，其頻率控制字

18、的傳輸時(shí)間等于流水線與失重周期的乘積，低通濾波器的頻率響應(yīng)時(shí)間隨截止頻率的提高而縮短，因此高速DDS系統(tǒng)的頻率轉(zhuǎn)換時(shí)間極短，一般可達(dá)納秒量級(jí)。(4)頻率捷變時(shí)的相位連續(xù)性:從DDS的工作原理中可以看出，當(dāng)改變其輸出頻率時(shí)，是通過改變頻率控制字 K 實(shí)現(xiàn)的，實(shí)際上改變信號(hào)的相位增長(zhǎng)速率，而輸出信號(hào)的相位本身是連續(xù)的，這就是DDS頻率捷變時(shí)的相位連續(xù)性。在許多應(yīng)用系統(tǒng)中，如跳頻通信系統(tǒng)，都需要在捷變頻過程中保證信號(hào)相位的連續(xù)，以避免相位信息的丟失和出現(xiàn)離散頻率分量。傳統(tǒng)的頻率合成技術(shù)做不到這一點(diǎn)。(5)數(shù)字調(diào)制功能:由于DDS采用全數(shù)字結(jié)構(gòu)，本身又是一個(gè)相位控制系統(tǒng)，因此可以在DDS設(shè)計(jì)中方便地加

19、上數(shù)字調(diào)頻、調(diào)相以及調(diào)幅功能，以產(chǎn)生ADK、FSK、PSK、MSK等多種信號(hào)。(6)工作頻帶的限制:這是DDS的主要缺點(diǎn)之一，是其應(yīng)用受到限制的主要因素。根據(jù)DDS的結(jié)構(gòu)原理，DDS的工作頻率顯然受到器件速度的限制，主要是指ROM和DAC的速度的限制。目前DDS的最高輸出頻率為1GHz左右。隨著微電子技術(shù)的發(fā)展，以后會(huì)有更高速度的DDS器件。(7)相位噪聲性能:DDS的相位噪聲主要由參考時(shí)鐘信號(hào)的相噪、參考時(shí)鐘的頻率和輸出頻率之比的關(guān)系和器件本身的噪聲基底決定。從理論上講，輸出信號(hào)的相位噪聲會(huì)對(duì)參考時(shí)鐘的相位噪聲有20lg(fc/fout)dB的改善。但在實(shí)際工程中，必須要考慮包括相位累加器、

20、ROM和DAC等在內(nèi)的各部件噪聲性能的影響。(8)雜散抑制差:由于DDS一般采用了相位截?cái)嗉夹g(shù)，它的直接后果是給DDS的輸出信號(hào)引入了雜散。同時(shí)，波形存儲(chǔ)器的波形幅度量化所引起的有限長(zhǎng)效應(yīng)和DAC的非理想特性也都對(duì)DDS的雜散抑制性能產(chǎn)生很大的影響。雜散抑制較差是DDS的又一缺點(diǎn)。另外，集成化、體積小、價(jià)格低、便于程控也是DDS的特點(diǎn)。2.4 FPGA介紹隨著微電子技術(shù)的發(fā)展，采用現(xiàn)場(chǎng)可編程門陣列（FPGA）進(jìn)行數(shù)字信號(hào)處理得到了飛速發(fā)展，由于FPGA具有現(xiàn)場(chǎng)可編程的特點(diǎn)，可以實(shí)現(xiàn)專用集成電路，因此越來越受到硬件電路設(shè)計(jì)工程師們的青睞。FPGA是英文Field Programmable Gat

21、e Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有：1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到

22、合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)P

23、GA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其

24、編程。3 設(shè)計(jì)軟件與語言3.1 涉及到的軟件及設(shè)計(jì)語言本課題用到的軟件有：Quarturs、Matlab主要設(shè)計(jì)語言為：VHDL3.2 Quarturs簡(jiǎn)介Altera公司在推出各種系列的可編程邏輯器件的同時(shí)，也在不斷地升級(jí)其相應(yīng)的開發(fā)軟件。Quartus 就是Altera公司推出的最新一代的可編程邏輯器件開發(fā)系統(tǒng)，Quartus 支持對(duì)Altera 公司的APEX、FLEX、Cyclone、Mercury、Excalibur、Stratix和Stratix GX系列器件進(jìn)行開發(fā)和配置。Quartus 還支持多平臺(tái)工作，Quartus 即可以工作于“PC + Microsoft Windows

25、操作系統(tǒng)”或“PC + Red Hat Linux操作系統(tǒng)”上，還可以在其他多種工作平臺(tái)上運(yùn)行。在Quartus 集成開發(fā)環(huán)境中進(jìn)行可編程ASIC設(shè)計(jì)的基本流程如圖2.2所示，主要包括設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)校驗(yàn)(時(shí)序分析、仿真)和器件編程四個(gè)部分。我們?cè)赒uartus 下，采用VHDL進(jìn)行各模塊的設(shè)計(jì)。最后通過頂層文件來完成總體設(shè)計(jì)。3.3 Matlab簡(jiǎn)介MATLAB軟件是由美國(guó)MathworkS公司推出的用于數(shù)值計(jì)算和圖形處理的科學(xué)計(jì)算系統(tǒng)環(huán)境。MATLAB是英文以Trix LABoratory(矩陣實(shí)驗(yàn)室)的縮寫。它的第1版(DOS版本1.0)發(fā)行于1984年，經(jīng)過10余年的

26、不斷改進(jìn)，現(xiàn)今己推出它的windows98/NT版本(6.1版)。新的版本集中了日常數(shù)學(xué)處理中的各種功能，包括高效的數(shù)值計(jì)算、矩陣運(yùn)算、信號(hào)處理和圖形生成等功能。在MATLAB環(huán)境下，用戶可以集成地進(jìn)行程序設(shè)計(jì)、數(shù)值計(jì)算、圖形繪制、輸入輸出、文件管理等各項(xiàng)操作。    MATLAB的語言特點(diǎn)：1： 語言簡(jiǎn)潔緊湊，使用方便靈活，庫(kù)函數(shù)極其豐富。MATLAB程序書寫形式自由，利用起豐富的庫(kù)函數(shù)避開繁雜的子程序編程任務(wù)，壓縮了一切不必要的編程工作。由于庫(kù)函數(shù)都由本領(lǐng)域的專家編寫，用戶不必?fù)?dān)心函數(shù)的可靠性。可以說，用MATLAB進(jìn)行科技開發(fā)是站在專家的肩膀上。

27、具有FORTRAN和C等高級(jí)語言知識(shí)的讀者可能已經(jīng)注意到，如果用FORTRAN或C語言去編寫程序，尤其當(dāng)涉及矩陣運(yùn)算和畫圖時(shí)，編程會(huì)很麻煩。例如，如果用戶想求解一個(gè)線性代數(shù)方程，就得編寫一個(gè)程序塊讀入數(shù)據(jù)，然后再使用一種求解線性方程的算法（例如追趕法）編寫一個(gè)程序塊來求解方程，最后再輸出計(jì)算結(jié)果。在求解過程中，最麻煩的要算第二部分。解線性方程的麻煩在于要對(duì)矩陣的元素作循環(huán)，選擇穩(wěn)定的算法以及代碼的調(diào)試動(dòng)不容易。即使有部分源代碼，用戶也會(huì)感到麻煩，且不能保證運(yùn)算的穩(wěn)定性。解線性方程的程序用FORTRAN和C這樣的高級(jí)語言編寫，至少需要四百多行，調(diào)試這種幾百行的計(jì)算程序可以說很困難。2：運(yùn)算符豐富

28、。由于MATLAB是用C語言編寫的，MATLAB提供了和C語言幾乎一樣多的運(yùn)算符，靈活使用MATLAB的運(yùn)算符將使程序變得極為簡(jiǎn)短。 3：MATLAB既具有結(jié)構(gòu)化的控制語句（如for循環(huán)，while循環(huán)，break語句和if語句），又有面向?qū)ο缶幊痰奶匦浴?4：程序限制不嚴(yán)格，程序設(shè)計(jì)自由度大。例如，在MATLAB里，用戶無需對(duì)矩陣預(yù)定義就可使用。 5：程序的可移植性很好，基本上不做修改就可以在各種型號(hào)的計(jì)算機(jī)和操作系統(tǒng)上運(yùn)行。 6：MATLAB的圖形功能強(qiáng)大。在FORTRAN和C語言里，繪圖都很不容易，但在MATLAB里，數(shù)據(jù)的可視化非常簡(jiǎn)單。MATLAB還具有較強(qiáng)的編輯圖形界面的能力。 7

29、：MATLAB的缺點(diǎn)是，它和其他高級(jí)程序相比，程序的執(zhí)行速度較慢。由于MATLAB的程序不用編譯等預(yù)處理，也不生成可執(zhí)行文件，程序?yàn)榻忉寛?zhí)行，所以速度較慢。 8：功能強(qiáng)大的工具箱是MATLAB的另一特色。MATLAB包含兩個(gè)部分：核心部分和各種可選的工具箱。核心部分中有數(shù)百個(gè)核心內(nèi)部函數(shù)。其工具箱又分為兩類：功能性工具箱和學(xué)科性工具箱。功能性工具箱主要用來擴(kuò)充其符號(hào)計(jì)算功能，圖示建模仿真功能，文字處理功能以及與硬件實(shí)時(shí)交互功能。功能性工具箱用于多種學(xué)科。而學(xué)科性工具箱是專業(yè)性比較強(qiáng)的，如control,toolbox,signl proceessing toolbox,commumnicati

30、on toolbox等。這些工具箱都是由該領(lǐng)域內(nèi)學(xué)術(shù)水平很高的專家編寫的，所以用戶無需編寫自己學(xué)科范圍內(nèi)的基礎(chǔ)程序，而直接進(jìn)行高，精，尖的研究。 9：源程序的開放性。開放性也許是MATLAB最受人們歡迎的特點(diǎn)。除內(nèi)部函數(shù)以外，所有MATLAB的核心文件和工具箱文件都是可讀可改的源文件，用戶可通過對(duì)源文件的修改以及加入自己的文件構(gòu)成新的工具箱。我們?cè)O(shè)計(jì)中主要應(yīng)用MATLAB來生成ROM器件中的*.mif表3.4 VHDL簡(jiǎn)介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。198

31、7年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事

32、實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基

33、本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。（1）：與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）：VHDL豐富的仿真語句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（3）：VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）：對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，

34、可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（5）：VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。此設(shè)計(jì)中，DDS各模塊的設(shè)計(jì)全是用VHDL語言來編寫的，他是及其重要的硬件描述語言，對(duì)本設(shè)計(jì)起了重要的作用。4 課題的設(shè)計(jì)與仿真4.1 設(shè)計(jì)方案的選擇實(shí)現(xiàn)DDS的三種技術(shù)方案：一、采用高性能DDS單片電路的解決方案隨著微電子技術(shù)的飛速發(fā)展，目前高超 性能優(yōu)良的DDS產(chǎn)品不斷推出，主要有Qualcomm、AD、Sciteg和Stanford等公司單片電路（monolithic）。Qualco

35、mm公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的時(shí)鐘頻率為130MHz，分辨率為0.03Hz，雜散控制為-76dBc，變頻時(shí)間為0.1s;美國(guó)AD公司也相繼推出了他們的DDS系列：AD9850、AD9851、可以實(shí)現(xiàn)線性調(diào)頻的AD9852、兩路正交輸出的AD9854以及以DDS為核心的QPSK調(diào)制器AD9853、數(shù)字上變頻器AD9856和AD9857.AD公司的DDS系列產(chǎn)品以其較高的性能價(jià)格比，目前取得了極為廣泛的應(yīng)用。AD公司的常用DDS芯片選用列表見表1.下面僅對(duì)比較常用的AD9850芯片作一簡(jiǎn)單介紹。型  號(hào)最大工作(MHz

36、)工作電壓（V）最大功耗（mw)備     注AD9832253.3/5120小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9831253.3/5120低電壓，經(jīng)濟(jì)，內(nèi)置D/A轉(zhuǎn)換器。AD9833252.55.52010個(gè)管腳的uSOIC封裝。AD9834502.55.52520個(gè)管腳的TSSOP封裝并內(nèi)置比較器。AD9835505200經(jīng)濟(jì)，小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9830505300經(jīng)濟(jì)，并行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD98501253.3/5480內(nèi)置比較器和D/A轉(zhuǎn)換器。AD98531653.3/51150可編程數(shù)字QPSK/16-

37、QAM調(diào)制器。AD98511803/3.3/5650內(nèi)置比較器、D/A轉(zhuǎn)換器和時(shí)鐘6倍頻器。AD98523003.31200內(nèi)置12位的D/A轉(zhuǎn)換器、高速比較器、線性調(diào)頻和可編程參考時(shí)鐘倍頻器。AD98543003.31200內(nèi)置12位兩路正交D/A轉(zhuǎn)換器、高速比較器和可編程參考時(shí)鐘倍頻器。AD985810003.32000內(nèi)置10位的D/A轉(zhuǎn)換器、150MHz相頻檢測(cè)器、充電汞和2GHz混頻器。表4.1 AD公司的常用DDS芯片選用列表AD9850是AD公司采用先進(jìn)的DDS技術(shù)1996年推出的高集成度DDS頻率合成器，它內(nèi)部包括可編程DDS系統(tǒng)、高性能DAC及高速比較器，能實(shí)現(xiàn)全數(shù)字編程控制

38、的頻率合成器和時(shí)鐘發(fā)生器。接上精密時(shí)鐘源，AD9850可產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。此正弦波可直接用作頻率信號(hào)源或轉(zhuǎn)換成方波用作時(shí)鐘輸出。AD9850接口控制簡(jiǎn)單，可以用8位并行口或串行口經(jīng)、相位等控制數(shù)據(jù)。32位頻率控制字，在125MHz時(shí)鐘下，輸出頻率分產(chǎn)率達(dá)0.029Hz。先進(jìn)的CMOS工藝使AD9850不僅性能指標(biāo)一流，而且功耗少，在3.3V供電時(shí)，功耗僅為155mW。擴(kuò)展工業(yè)級(jí)溫度范圍為-40+85攝氏度，其封裝是28引腳的SSOP表面封裝。AD9850采用32位相位累加器，截?cái)喑?4位，輸入正弦查詢表，查詢表輸出截?cái)喑?0位，輸入到DAC。DAC輸出兩

39、個(gè)互補(bǔ)的模擬電流，接到濾波器上。調(diào)節(jié)DAC滿量程輸出電流，需外接一個(gè)電阻Rset，其調(diào)節(jié)關(guān)系是Iset=32（1.248V/Rset），滿量程電流為1020mA。二、 采用低頻正弦波DDS單片電路的解決方案Micro Linear公司的電源管理事業(yè)部推出低頻正弦波DDS單片電路ML2035以其價(jià)格低廉、使用簡(jiǎn)單得到廣泛應(yīng)用。ML2035特性：（1）輸出頻率為直流到25kHz，在時(shí)鐘輸入為12.352MHz野外頻率分辨率可達(dá)到1.5Hz（-0.75+0.75Hz），輸出正弦波信號(hào)的峰-峰值為Vcc；（2）高度集成化，無需或僅需極少的外接元件支持，自帶312MHz晶體振蕩電路；（3）兼容的3線SP

40、I串行輸入口，帶雙緩沖，能方便地配合單片機(jī)使用；（4）增益誤差和總諧波失真很低。ML2035為DIP-8封裝，各引腳功能如下：（1）Vss：-5V電源；（2）SCK：串行時(shí)鐘輸入，在上升沿將串行數(shù)據(jù)鎖入16位移位寄存器；（3）SID：串行數(shù)據(jù)輸入，該串行數(shù)據(jù)為頻率控制字，決定6腳輸出的頻率；（4）LATI：串行數(shù)據(jù)鎖存，在下降沿將頻率控制字鎖入16位數(shù)據(jù)鎖存器；（5）Vcc：+5電源；（6）Vout：模擬信號(hào)輸出；（7）GND：公共地，輸入、輸出均以此點(diǎn)作為參考點(diǎn)；（8）CLK IN：時(shí)鐘輸入，可外接時(shí)鐘或石英晶體。ML2035生成的頻率較低（025kHz），一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和

41、音頻的場(chǎng)合。如用2片ML2035產(chǎn)生多頻互控信號(hào)，并與AMS3104（多頻接收芯片）或ML2031/2032（音頻檢波器）配合，制作通信系統(tǒng)中的收發(fā)電路等?？删幊陶也òl(fā)生器芯片ML2035設(shè)計(jì)巧妙，具有可編程、使用方便、價(jià)格低廉等優(yōu)點(diǎn)，應(yīng)用范圍廣泛。很適合需要低成本、高可靠性的低頻正弦波信號(hào)的場(chǎng)合。ML2037是新一代低頻正弦波DDS單片電路，生成的最高頻可達(dá)500kHz。三、 自行設(shè)計(jì)的基于FPGA芯片的解決方案DDS技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件?？删幊踢壿嬈骷云渌俣雀?、規(guī)模在、可編程，以及有強(qiáng)大EDA軟件支持等特性，十分適合實(shí)現(xiàn)DDS技術(shù)。Altera是著名的PLD生產(chǎn)廠商，

42、多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。Altera的PLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能庫(kù)等，因此Altera的產(chǎn)品獲得了廣泛的應(yīng)用。Altera的產(chǎn)品有多個(gè)系列，按照推出的先后順序依次為Classic系列、MAX（Multiple Array Matrix）系列、FLEX（Flexible Logic Element Matrix）系列、APEX（Advanced Logic Element Matrix）系列、ACEX系列、Stratix系列以及Cyclone等。Max+plusII

43、是Altera提供的一個(gè)完整的EDA開發(fā)軟件，可完成從設(shè)備輸入、編譯、邏輯綜合、器件適配、設(shè)計(jì)仿真、定時(shí)分析、器件編程的所有過程。QuartusII是Altera近幾年來推出的新一代可編程邏輯器件設(shè)計(jì)環(huán)境，其功能更為強(qiáng)大。用QuartusII設(shè)計(jì)DDS系統(tǒng)數(shù)字部分，我們所用的編程語言是VHDL語言，我們可以用VHDL編寫DDS的各個(gè)模塊，最后通過頂層文件的設(shè)計(jì)來完成各個(gè)模塊的組合，實(shí)現(xiàn)總體的功能。波形存儲(chǔ)器（ROM）通過調(diào)用lpm_rom元件實(shí)現(xiàn)，其LPM_FILE的值*.mif是一個(gè)存放波形幅值的文件。波形存儲(chǔ)器設(shè)計(jì)主要考慮的問題是其容量的大小，數(shù)據(jù)的存儲(chǔ)方式等。雖然有的專用DDS芯片的功能

44、也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。而利用FPGA則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實(shí)用性。就可成信號(hào)質(zhì)量而言，專用DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號(hào)；利用FPGA也能輸出較高質(zhì)量的信號(hào)，雖然達(dá)不到專用DDS芯片的水平，但信號(hào)精度誤差在允許范圍之內(nèi)。DDS問世之初，構(gòu)成DDS元器件的速度的限制和數(shù)字化引起的噪聲這兩個(gè)主要缺點(diǎn)阻礙了DDS的發(fā)展與實(shí)際應(yīng)用。近幾年超高速數(shù)字電路的發(fā)展以及對(duì)DDS的深入研究，DDS的最高工作頻率以及噪聲性能已接近并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃?。隨著這種頻率合成技術(shù)

45、的發(fā)展，現(xiàn)已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測(cè)、電子對(duì)抗以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。 第三種方案也可有兩種實(shí)現(xiàn)方法，如下：一：DDS產(chǎn)生信號(hào)的頻率、相位、波形全通過累加器和加法器來產(chǎn)生ROM中相對(duì)應(yīng)的地址，最后通過D/A轉(zhuǎn)換器和濾波器來最終產(chǎn)生波形。例如：可以把兩種波形對(duì)應(yīng)的.mif表存儲(chǔ)在ROM中，最后通過地址來調(diào)用，進(jìn)而產(chǎn)生要求的波形。其原理圖和我們最初提及的DDS原理圖相同，即：頻率控制字K波形控制字W相位控制字PCLK輸出LFPD/ARomAdderAdderRegAdder圖4.1 設(shè)計(jì)方案3-1二：DDS產(chǎn)生信號(hào)的頻率和相位還是通過累加器和加法器來實(shí)現(xiàn)，在ROM部分，可采用多

46、ROM系統(tǒng)，每ROM存儲(chǔ)一種波形的相關(guān)數(shù)據(jù)，最后通過選擇器來實(shí)現(xiàn)波形的控制，例如：需要三種波形的話，可用三個(gè)ROM來分開存儲(chǔ)三種波形的數(shù)據(jù)，在ROM后可通過一個(gè)三選一選擇器來決定最后的輸出波形。其原理圖如下：頻率控制字KCLKLFP波形控制字相位控制字P累加器加法器選擇器D/AROM3ROM2ROM1圖4.2 設(shè)計(jì)方案3-2經(jīng)過實(shí)際設(shè)計(jì)，及幾種方案的對(duì)比，考慮到實(shí)際因素及系統(tǒng)的擴(kuò)展性等各方面因素，我們選擇了第三種方案的前一種方案。4.2 課題的設(shè)計(jì)與仿真4.2.1 各部件的設(shè)計(jì)及仿真DDS需要設(shè)計(jì)的幾個(gè)主要部件為：頻率預(yù)制與調(diào)節(jié)電路、累加器、控制相位加法器、控制波形加法器、波形存儲(chǔ)器。累加器由

47、N位加法器和N位寄存器級(jí)聯(lián)構(gòu)成，因此我們要設(shè)計(jì)的就只有加法器、寄存器、ROM。（1） 加法器的設(shè)計(jì)及仿真其生成器件圖如下：圖4.3 加法器器件圖其對(duì)應(yīng)的程序（用VHDL語言編寫）如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY add IS port( I1: IN STD_LOGIC_VECTOR(10 downto 0);I2: IN STD_LOGIC_VECTOR(10 downto 0);O1 : out STD

48、_LOGIC_VECTOR(10 downto 0);END add;ARCHITECTURE rtl OF add IS BEGIN O1<=I1+I2;end rtl;其仿真波形如下：圖4.4 加法器仿真（2） 寄存器設(shè)計(jì)及仿真其生成的器件圖如下：圖4.5 寄存器器件圖其對(duì)應(yīng)的程序（用VHDL語言編寫）如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY reg1 IS port( clk: IN STD_LOGIC

49、; I1: IN STD_LOGIC_VECTOR(10 downto 0);O1: out STD_LOGIC_VECTOR(10 downto 0);END reg1;ARCHITECTURE rtl OF reg1 IS BEGIN process (clk) begin if(clk' event and clk='1')then O1<=I1; end if;end process; end rtl;（3） ROM器件的設(shè)計(jì)及仿真其生成的器件圖如下：圖4.6 ROM器件圖其對(duì)應(yīng)的程序（用VHDL語言編寫）如下：LIBRARY ieee;USE ieee.

50、std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.altera_mf_components.all;ENTITY rom1 ISPORT(address: IN STD_LOGIC_VECTOR (10 DOWNTO 0);clock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (10 DOWNTO 0);END rom1;ARCHITECTURE SYN OF rom1 ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (10 DOWNTO 0);COMPONENT altsyncr

51、amGENERIC (intended_device_family: STRING;width_a: NATURAL;widthad_a: NATURAL;numwords_a: NATURAL;operation_mode: STRING;outdata_reg_a: STRING;outdata_aclr_a: STRING;width_byteena_a: NATURAL;clock_enable_input_a: STRING;clock_enable_output_a: STRING;init_file: STRING;lpm_hint: STRING;lpm_type: STRIN

52、G);PORT (clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (10 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (10 DOWNTO 0);END COMPONENT;BEGINq <= sub_wire0(10 DOWNTO 0);altsyncram_component : altsyncramGENERIC MAP (intended_device_family => "Cyclone II",width_a => 11,widthad_a => 11,

53、numwords_a => 2048,operation_mode => "ROM",outdata_reg_a => "CLOCK0",outdata_aclr_a => "NONE",width_byteena_a => 1,clock_enable_input_a => "BYPASS",clock_enable_output_a => "BYPASS",init_file => "F:/我的文檔/DDS_VHDL/新的成果/dig

54、tal.mif",lpm_hint => "ENABLE_RUNTIME_MOD=NO",lpm_type => "altsyncram")PORT MAP (clock0 => clock,address_a => address,q_a => sub_wire0);END SYN;ROM中波形的存儲(chǔ)：由于本設(shè)計(jì)要實(shí)現(xiàn)兩種波形選擇輸出，故存儲(chǔ)在ROM中的波形數(shù)據(jù)可以有兩種存儲(chǔ)方式:a. 連續(xù)存儲(chǔ)，即：“正弦波（1n）/ 余弦波（1n）”；b. 間隔存儲(chǔ)，即：“正弦波（1）/ 余弦波（1），正弦波（2）/ 余弦波（

55、2）正弦波（n）/ 余弦波（n）”；下面我們看一下在這兩種方式下地址碼的產(chǎn)生：間隔：連續(xù)： 圖4.7 ROM中數(shù)據(jù)存儲(chǔ)方式其中導(dǎo)入的*.mif是一個(gè)存放波形幅值的文件，由Matlab生成，其生成過程及程序如下：1.生成一個(gè)MIFWJ.M的文件，其具體程序如下：function b=mifwj(a,c,b)%本程序用來生成mif文件 logner編制%參數(shù) a 待存的數(shù)字變量% c文件名mif% b待存數(shù)字的二進(jìn)制位數(shù)m,n=size(a);fp1=fopen(c,'wt+');fprintf(fp1,'depth=');fprintf(fp1,num2str(n);fprintf(fp1,'n');fprintf(fp1,'width=');fprintf(