三人表決器EDA實(shí)驗(yàn)

1、三人表決器EDA實(shí)驗(yàn)三人表決器1、實(shí)驗(yàn)?zāi)康腝uartus?開發(fā)環(huán)境下，運(yùn)用硬件描述語(yǔ)言輸入法對(duì)“三人表決器”掌握在進(jìn)行設(shè)計(jì)輸入、編譯、調(diào)試和仿真的方法?！叭吮頉Q器”電路的輸入為SW1SW2和SW3輸出為L(zhǎng)3和L4,位寬均為1位。當(dāng)SW1SW2和SW3中有超過(guò)2個(gè)以上的輸入為1時(shí)，要求熟悉整個(gè)設(shè)計(jì)流程，從打開、建立文檔、編輯、編譯、建立激勵(lì)信號(hào)波形及最后仿真的整個(gè)過(guò)程。2、實(shí)驗(yàn)內(nèi)容(1) 在Quartus?開發(fā)環(huán)境下，建立工程，并將三人表決器的硬件描述語(yǔ)言程序輸入;(2) 完成編譯、調(diào)試和仿真，分析實(shí)驗(yàn)仿真結(jié)果，并判斷其正確性。3、教學(xué)形式(1)本實(shí)驗(yàn)為驗(yàn)證型實(shí)驗(yàn)，學(xué)生在實(shí)驗(yàn)前預(yù)習(xí)實(shí)驗(yàn)指導(dǎo)書;

2、(2)指導(dǎo)教師應(yīng)該在實(shí)驗(yàn)前闡述實(shí)驗(yàn)?zāi)康摹?nèi)容、方法和步驟，并且就實(shí)驗(yàn)中的難點(diǎn)和注意事項(xiàng)進(jìn)行一定的說(shuō)明;(3) 實(shí)驗(yàn)結(jié)束之后，學(xué)生按照實(shí)驗(yàn)報(bào)告的書寫格式自行完成實(shí)驗(yàn)報(bào)告。4、應(yīng)達(dá)到的實(shí)驗(yàn)?zāi)芰?biāo)準(zhǔn)(1) 能熟練地在Quartus?開發(fā)環(huán)境下，建立工程，并將三人表決器的硬件描述語(yǔ)言程序輸入;(2) 能熟練地進(jìn)行編譯和調(diào)試，排除編譯后的錯(cuò)誤;(3) 正確地在仿真之前進(jìn)行功能仿真的設(shè)置，并熟練地完成功能仿真;(4)掌握基于ACEX1陳列EP1K30TC144-璐件的時(shí)序仿真方法。5、實(shí)驗(yàn)原理三個(gè)人分別用撥位開關(guān)SW1SW2SW3來(lái)表示自己的意愿，如果對(duì)某決議同意，各人就把自己的撥位開關(guān)撥到高電平，不同意

3、就把自己的撥位開關(guān)撥到低電平。表決結(jié)果用LED(高電平亮)顯示，如果決議通過(guò)那么實(shí)驗(yàn)板上L3燈亮；如果不通過(guò)那么實(shí)驗(yàn)板上L3燈不亮;如果對(duì)某個(gè)決議有任意二到三人同意，那么此決議通過(guò)，L3亮;如果對(duì)某個(gè)決議只有一個(gè)人或沒(méi)人同意，那么此決議不通過(guò)，L3燈不亮。6、實(shí)驗(yàn)步驟雙擊Quartus4.2圖標(biāo)，啟動(dòng)Quartus4.2，并新建工程OurfulIIPe0Joct，4：PfliBII)T*&4VL<TWS>F11tn(pBCfTJof儲(chǔ)為第EK收，3rT,HiN*和* 3(樂(lè)也Er Tbc>tr"-i"XTi5rMf.hrelectthe1jra|r

4、wd*meemMIoLs/#4駟匕de匚砧團(tuán)也Gflnlin5lnvg-tab*JwAvTifalP5rVPFignf11“二j醺2Rdr13zJ*.hRWadwartMri山山壯dtvCH»1Cwm.It£l|'M-L-IfilI聲；7,I川附FiTiCF1KE0TD44將彈出下圖窗口，選擇Project的目錄、，：壯i*rj)«tWiord;mrcctofYf、QmCe1叩LcvrlLnttypo9c1of5WhH-othexpA-ngcbKUxyIwMpcotccPWh* u (he name of Cnfc picket? |majgaity.vo

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6、1*0Cose國(guó)PfCi|wtVAzard.啟8en內(nèi)sectctfkJd-1SMMAXPlUJUProlKU.§"內(nèi)5的OwcPrcMaU/UORfTYVCTEF+r*AHtLFiteBln.ik匚h叩1HlMjihetn創(chuàng))cFMEDIFRa,HLLF在彈出的文本窗體中輸入下面語(yǔ)句/三人表決器majority_voter.vmoduleMAJORITY_VOTER(SW1,SW2,SW3,L3,L4);outputL3,L4;wireL3,L4;inputSW1,SW2,SW3;assignL3=(SW1&&SW2)|(SW1&&SW3)

7、|(SW2&&SW3);assignL4=!L3;endmodule保存VerilogHDL文件，點(diǎn)擊保存文件按鈕或File->Save,File Edit /髀 project fissigrviwfits Procesang ToolsEfitily/j Str fttix: KUTQ> MWomtYom(注:該工程中只有一個(gè)文件，我們是把這個(gè)文件作為頂層文件，該文件的文件名必須和工程名相同，并且文件中模塊名必須和該文件的文件名相同)指定芯片編譯運(yùn)行波形仿真NEW-VectorWaveformFile雙擊-LIST編譯仿真下載Add射基ijwwURyteQLamleiMUB,出0曲eTilPoit|LPT1Randrale3ervernameSaverport|Seiv雷際汕ordIKi.（?|j口E：匚dftcd|此時(shí)系列會(huì)識(shí)別并口和下載電纜，如下圖（注:對(duì)系統(tǒng)而言Byteblaster和ByteblasterMV都認(rèn)為ByteblasterMV）我們將看到藍(lán)色跳不斷充滿，當(dāng)顯示100,時(shí)下載成功。4',"d'a#1通過(guò)測(cè)試，設(shè)計(jì)的表決器功能