2011級期中EDA考試卷答案

1、 桂林航天工業(yè)高等?？茖W(xué)校 2010 2011 學(xué)年第 1 學(xué)期 EDA技術(shù) 期中考試試題（ B 卷） 適用于 2010 級 各 班考生注意： 題 號一二三四五總 分評 分評卷人班別、學(xué)號、姓名要準(zhǔn)確、工整地填寫在相應(yīng)的框格內(nèi)。一、 填空題（每空1分，共25分）1、常用EDA的設(shè)計輸入方式包括     文本輸入方式、圖形輸入方式、波形輸入方式 。2、在VHDL程序中，_實體 和 結(jié)構(gòu)體是兩個必須的基本部分。3、將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為  HDL綜合器    。4、

2、VHDL的數(shù)據(jù)對象分為_常量_、_變量_和_信號_3類。5、基于SRAM工藝的可編程器件FPGA，在斷電后編程信息      丟失   。6、在VHDL的端口聲明語句中，端口方向包括    IN       、     OUT      、 INOUT        和

3、    BUFFER         。7、VHDL的操作符包括   算術(shù)運算符   、   邏輯運算符      、   關(guān)系運算符   和   符號運算符    。8、VHDL的順序語句只能出現(xiàn)在   進(jìn)程 

4、0; 、  函數(shù)      和   過程      中，是按照書寫順序自上而下，一條一條執(zhí)行。9、VHDL的進(jìn)程（process）語句是由  順序   語句組成的，但其本身卻是  并行    語句。10、對CPLD編程的目標(biāo)文件擴展名為 SOF ，對FPGA配置的目標(biāo)文件擴展名為 POF 。 裝 訂 線班 別 學(xué) 號 姓 名 裝訂線內(nèi) 不要答題 二、判斷正誤

5、題（對正確的描述后面打，錯誤的描述后面打×，每小題1分，共15分）。1、大規(guī)?？删幊唐骷﨏PLD是基于查找表結(jié)構(gòu)的可編程邏輯器件。（ × ）2、EDA設(shè)計流程中的“功能仿真”不涉及具體器件的硬件特性。 （ ） 3、 時序電路構(gòu)建的關(guān)鍵在于邊沿檢測表達(dá)式“clockEVENT AND clock=1 ”的應(yīng)用。 （ ） 4、 在一個VHDL設(shè)計中，定義信號時可以使用“：” 對其賦相應(yīng)數(shù)據(jù)類型的初值。 （ ）5. 執(zhí)行Maxplus 的Compiler命令，可以啟動對當(dāng)前項目文件的仿真。（× ）6. 在IEEE預(yù)定義的標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型中共有0和1兩種取值。（ 

6、15; ）7. 在VHDL的邏輯操作符中, NOT的優(yōu)先級最高。 （ ）8 Maxplus 的圖形設(shè)計文件擴展名是POF。 （ × ）9 在VHDL中用“元件例化”來把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個確定的實體。（ × ）10在VHDL中不完整條件語句，其綜合結(jié)果可實現(xiàn)時序邏輯電路。（ ）11、 PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動。 （ ）12進(jìn)程中對信號進(jìn)行賦值，其值更新是立即完成的。 （ × ）13、在VHDL中信號可以將其信息從一個進(jìn)程帶到另一個進(jìn)程。 （ ）14、STD_LOGIC和STD_LOGIC

7、_VECTOR數(shù)據(jù)類型是IEEE定義的數(shù)據(jù)類型，使用前需顯式聲明。 （ × ）15、在進(jìn)程中可以將變量列入敏感參數(shù)表。 （ × ） 第 頁（共 頁） 三、根據(jù)下面的要求，做出相應(yīng)的回答（每小題5分，共15分）1、將S和V分別定義成信號和變量，數(shù)據(jù)類型均為位類型，并分別賦以初值1和0。寫出相應(yīng)的定義語句。SIGNAL S :BIT:=1;VARIABLE V:BIT:=0;2、當(dāng)時鐘信號CLK出現(xiàn)上升沿時，將變量EDGE賦值為1，當(dāng)出現(xiàn)下降沿時，將變量EDGE賦值為0，其它狀態(tài)保持EDGE不變。寫出相應(yīng)的語句。IF CLKEVENT AND CLK=1 THEN EDGE:=

8、1; ELSIF CLKEVENT AND CLK=0 THEN EDGE:=0; END IF;3、在名為struc的結(jié)構(gòu)體中例化元件XOR3，將其輸入端口x,y,z ，輸出端口y（數(shù)據(jù)類型均為位類型）分別映射為A,B,C,Q。寫出相應(yīng)的結(jié)構(gòu)體表達(dá)和元件例化語句。ARCHITECTURE struct of yh isComponent xor3 isPort(x,y,z:in bit;Y:out bit);End component;BeginG1:xor3 port map(a,b,c,q);End stuct; 四、 判別下列程序的對錯，并改正有錯的程序（20分）1. LIBRARY

9、ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY forloop IS  port(a:in std_logic_vector(7 downto 0);         y:out std_logic);END ENTITY forloop;ARCHITECTURE rtl_loop OF forloop ISBEGIN  process(a)    variable temp:

10、 std_logic;    begin      temp<=1;      for i in 0 to 7 loop        temp<=temp xor a(i);      endloop;         y:=temp;  

11、60;end process;          END ARCHITECTURE rtl;錯。Temp為變量，變量賦值要用“:=”，而不是“<=”。 第 頁（共 頁） 2. LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY mux4 IS            port(s1,s2:in std_

12、logic;            a,b,c,d:in std_logic;            muxout:out std_logic);END ENTITY mux4;ARCHITECTURE rtl OF mux4 ISBEGIN             &

13、#160;         case s1&s2 is      when "00"=> muxout<=a;      when "01"=> muxout<=b;      when "10"=> muxout<=c;   

14、0;  when “11”=> muxout<=d;     end  case;            END ARCHITECTURE rtl;錯。Case語句是順序語句，必須放在進(jìn)程和子程序中，在程序的結(jié)構(gòu)體里將case語句放在process語句中，如：process(a,b,c,d,s1,s2)，在case完后要加end process； 另外，a,b,c,d定義的是std_loigc類型，所以case語句的最后一個

15、when后要加上when others => 裝 學(xué) 號 訂 姓 名 線 裝訂線內(nèi) 不要答題 五、 編程題：編寫程序，完成下面的程序并給出仿真圖（共25分）設(shè)計一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示?，F(xiàn)已給出實體聲明部分，試采用下面2種編程語句方式來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。 a)用if語句、 b)case 語句 語句編程。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort (sel : in std_logic_vector(1 downto 0);- 選擇信號輸入Ain, Bin : in std

16、_logic_vector(1 downto 0);- 數(shù)據(jù)輸入Cout : out std_logic_vector(1 downto 0) );End mymux;Architecture one of mymux isBeginProcess (sel, ain, bin)BeginIf sel = “00” then cout <= ain and bin; Elsif sel = “01” then cout <= ain xor bin;Elsif sel = “10” then cout <= not ain;Else cout <= not bin;End if;End process;End one