實(shí)驗(yàn)抽考題目 (1)(1)

1、FPGA設(shè)計(jì)實(shí)驗(yàn)抽測題目要求：以下題目除特別說明外，均必須給出其源程序（關(guān)鍵語句必須解釋語句含義）、功能仿真圖（解釋波形含義）、RTL圖（主要圖形說明其功能）或狀態(tài)機(jī)圖，通過硬件測試（即下載至開發(fā)板驗(yàn)證），。其中，49題參考第六章教材完成。現(xiàn)場操作50分，實(shí)驗(yàn)報(bào)告50分，總分共100分。 1、 設(shè)計(jì)一個(gè)多位數(shù)據(jù)比較器（測試時(shí)以3位為例）實(shí)驗(yàn)二有2、 設(shè)計(jì)一個(gè)投票表決器（測試時(shí)以5人為例）module voter5(pass,vote); output pass; input4:0 vote; reg2:0 sum; integer i; reg pass; always (vote) begi

2、n sum=0; for(i=0;i<=6;i=i+1) /for語句 if(votei) sum=sum+1; if(sum>=3b011) pass=1; /若超過3人贊成，則pass=1，注意輸入一撇 else pass=0; endendmodule3、 將開發(fā)板上的50MHZ時(shí)鐘分頻為秒脈沖時(shí)鐘信號實(shí)驗(yàn)有 略4、 設(shè)計(jì)一個(gè)分頻器，要求：占空比為50%的任意奇數(shù)次5分頻電路。課本p102例4.3一模一樣！5、 設(shè)計(jì)一個(gè)2.5次分頻器。占空比為25%6、 在開發(fā)板上完成LPM嵌入式PLL的設(shè)計(jì)。要求設(shè)計(jì)一個(gè)分頻系數(shù)為4/5、延時(shí)為0，占空比為25%的分頻器。（提示：在ALTP

3、LL參數(shù)設(shè)置界面的output標(biāo)簽頁上，選擇“use this clock”,接著選擇“Enter output clock parameters”，其中分子clock multiplication factor設(shè)為4，分母clock division factor設(shè)為5, 占空比clock duty cycle(%)）7、 在開發(fā)板上完成LPM嵌入式PLL的設(shè)計(jì)。要求設(shè)計(jì)一個(gè)倍頻系數(shù)為2、延時(shí)為0，點(diǎn)空比為25%的倍頻器。（提示：在ALTPLL參數(shù)設(shè)置界面的output標(biāo)簽頁上，選擇“use this clock”,接著選擇“Enter output clock parameters”，其中

4、分子clock multiplication factor設(shè)為2，分母clock division factor設(shè)為1，占空比clock duty cycle(%)）8、 在開發(fā)板上完成LPM嵌入式PLL的設(shè)計(jì)。要求輸出3個(gè)頻率分量，一個(gè)是2KHZ，一個(gè)是150MHZ，另一個(gè)是200MHZ。（提示：在ALTPLL參數(shù)設(shè)置界面的output標(biāo)簽頁上，選擇“use this clock”,接著選擇“Enter output clock frequency”）9、 參考教材P.143，定制一個(gè)ROM，其mif文件如圖6-10所示（即定制一個(gè)字長為8，容量深度為128的ROM）。然后按教材P.146的

5、要求，在Quartui II 9.0平臺上進(jìn)行功能仿真。10、 設(shè)計(jì)一個(gè)3-8譯碼器module decoder_38(out,in);output7:0 out;input2:0 in;reg7:0 out;always (in) begin case(in) 3'd0: out=8'b11111110; 3'd1: out=8'b11111101; 3'd2: out=8'b11111011; 3'd3: out=8'b11110111; 3'd4: out=8'b11101111; 3'd5: out

6、=8'b11011111; 3'd6: out=8'b10111111; 3'd7: out=8'b01111111; endcase endendmodule11、 設(shè)計(jì)一個(gè)8-3編碼器module encoder8_3(din，out);output2:0out;reg2:0 out;input 7:0din;always (din) begin if(din7) out<=3'b111; else if(din6) out<=3'b110; else if(din5) out<=3'b101; else i

7、f(din4) out<=3'b100; else if(din3) out<=3'b011; else if(din2) out<=3'b010; else if(din1) out<=3'b001; else if(din0) out<=3'b000; else out<=3'b000; endendmodule12、 設(shè)計(jì)一個(gè)時(shí)鐘下降沿檢測的、同步置1、異步高電平清零的D觸發(fā)器帶yi步清0、同步置1的D觸發(fā)器module DFF2(q,qn,d,clk,set,reset);input d,clk,set

8、,reset;output q,qn;reg q,qn;always (negedge clk or posedge rst) begin if (reset) begin q <= 0; qn <= 1; /同步清0，高電平有效 end else if (set) begin q <=1; qn <=0; /同步置1，高電平有效 end else begin q <= d; n <= d; end endendmodule13、 試分別用行為描述風(fēng)格和數(shù)據(jù)流描述風(fēng)格各設(shè)計(jì)一個(gè)帶使能端的的2選1數(shù)據(jù)選擇器行為描述風(fēng)格定義的2選1多路選擇器module MUX

9、21_2(out,a,b,sel);input a,b,sel; output out; reg out; always(a or b or sel) begin if(sel=0) out=a; /阻塞賦值 else out=b; end endmodule數(shù)據(jù)流風(fēng)格定義的2選1多路選擇器module MUX21_1(out,a,b,sel);input a,b,sel;output out;assign out=(sel=0)?a:b; /持續(xù)賦值，如果sel為0，則out=a ；否則out=bendmodule14、 試分別用行為描述風(fēng)格和數(shù)據(jù)流描述風(fēng)格各設(shè)計(jì)一個(gè)帶使能端的4選1數(shù)據(jù)選擇

10、器用case語句描述的4選1數(shù)據(jù)選擇器module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input1:0 sel;reg out;always (in0 or in1 or in2 or in3 or sel) /敏感信號列表 case(sel) 2'b00: out=in0; 2'b01: out=in1; 2'b10: out=in2; 2'b11: out=in3; default: out=2'bx; endcaseendmodule用if-else語句

11、描述的4選1 MUXmodule mux_if(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input1:0 sel;reg out;always (in0 or in1 or in2 or in3 or sel) begin if(sel=2'b00) out=in0; else if(sel=2'b01) out=in1; else if(sel=2'b10) out=in2; else out=in3; endendmodule15、 設(shè)計(jì)一個(gè)雙向門電路，當(dāng)方向控制信號wr為高電平時(shí)，信號Y作

12、為輸出，值為輸入信號a的值；當(dāng)方向控制信號wr為低電平時(shí)，信號Y作為輸入，輸出信號b為信號Y的值，其它情況下，輸出信號均為高阻態(tài)。16、 設(shè)計(jì)一個(gè)通用二進(jìn)制計(jì)數(shù)器，其功能有加/減計(jì)數(shù)、同步置位和異步低電平復(fù)位（測試時(shí)可以4位為例）。module updown_count(d,clk,clear,load,up_down,qd); input3:0 d; input clk,clear,load; input up_down; output3:0 qd; reg3:0 cnt; assign qd = cnt; always (posedge clk or negedge clear) begi

13、n if (!clear) cnt = 4'h00; /同步清0，低電平有效 else if (load) cnt = d; /同步預(yù)置 else if (up_down) cnt = cnt + 1; /加法計(jì)數(shù) else cnt = cnt - 1; /減法計(jì)數(shù) endendmodule17、 設(shè)計(jì)一個(gè)二進(jìn)制碼和格雷碼相互轉(zhuǎn)換的verilog程序（測試時(shí)可以4位為例）。18、 設(shè)計(jì)一個(gè)同步可預(yù)置的、加法和減法計(jì)數(shù)器（測試時(shí)可以4位為例）。module updown_count(d,clk,clear,load,up_down,qd); input3:0 d; input clk,c

14、lear,load; input up_down; output3:0 qd; reg3:0 cnt; assign qd = cnt; always (posedge clk) begin if (!clear) cnt = 4'h00; /同步清0，低電平有效 else if (load) cnt = d; /同步預(yù)置 else if (up_down) cnt = cnt + 1; /加法計(jì)數(shù) else cnt = cnt - 1; /減法計(jì)數(shù) endendmodule19、 利用LPM定制一個(gè)4位十二進(jìn)制加法和減法計(jì)數(shù)器。課本p139例6.1！20、 設(shè)計(jì)一個(gè)Johnson計(jì)數(shù)

15、器。Johnson計(jì)數(shù)器工作原理如下：（1）如果當(dāng)前計(jì)數(shù)值的最高位為1，則執(zhí)行最低位補(bǔ)0的左移操作；（2）如果當(dāng)前計(jì)數(shù)值的最高位為0，則執(zhí)行最低位補(bǔ)1的左移操作。以3位的Johnson計(jì)數(shù)器為例，其計(jì)數(shù)順序依次為：000-001-011-111-110-100-000-3位Johnson計(jì)數(shù)器（異步復(fù)位）module johnson(clk,clr,out); input clk,clr; output2:0 out; reg2:0 out; always (posedge clk or posedge clr) begin if (clr) out<= 3'h0; else b

16、egin out<= out<< 1; out0<= out2; end end endmodule21、 設(shè)計(jì)一個(gè)位寬為3位的通用移位寄存器。要求該寄存器能夠?qū)崿F(xiàn)如下功能：（1）異步低電平清零；（2）儲存任意預(yù)置數(shù)；（3）左移或（右移）操作。8位移位寄存器module shifter(din,clk,clr,load,data,dout);input din,clk,clr,load;input 2:0data;output2:0 dout;reg2:0 dout;always (posedge clk or negedge clr) begin if (!clr) dout<= 4'b0; /異步清0，低電平有效else if(!load)begindout<=data;endelse begin dout <= dout << 1; /輸出信號左移一位 dout0 <= din; /輸入信號補(bǔ)充到輸出信號的最低位 end endendmodule同步預(yù)置功能的移位寄存器p6222、 設(shè)計(jì)一個(gè)位寬為4位的環(huán)形移位寄存器。要求該寄存器能夠?qū)崿F(xiàn)如下功能：（1）異步低電平清零；（2）儲存任意預(yù)