基于FPGA的ARM與CAN控制器的接口設(shè)計(jì)與實(shí)現(xiàn)_圖文

1、2652設(shè)計(jì)與應(yīng)用收稿日期:2010 03 27; 修回日期:2010 05 07?；痦?xiàng)目:國家自然科學(xué)基金(60704010;國家863重點(diǎn)項(xiàng)目(2008A A12A200。作者簡介:賈建峰(1977 ,男,山西翼城人,碩士研究生,主要從事微小衛(wèi)星姿軌控下位機(jī)方向研究。崔培玲(1975 ,女,河南鞏義人,副教授,碩士生導(dǎo)師,主要從事微小衛(wèi)星姿軌控等方向的研究。文章編號:1671 4598(201011 2652 04 中圖分類號:T P336文獻(xiàn)標(biāo)識碼:A基于FPGA 的ARM 與CAN 控制器的接口設(shè)計(jì)與實(shí)現(xiàn)賈建峰,崔培玲(北京航空航天大學(xué)儀器科學(xué)與光電工程學(xué)院,新型慣性儀表與導(dǎo)航系統(tǒng)技

2、術(shù)國防重點(diǎn)學(xué)科實(shí)驗(yàn)室,北京 100191摘要:衛(wèi)星姿軌控系統(tǒng)CAN 總線的設(shè)計(jì)與實(shí)現(xiàn)是基于CAN 總線的衛(wèi)星控制系統(tǒng)實(shí)現(xiàn)的關(guān)鍵技術(shù)之一;本文分析了ARM 處理器AT91RM 9200和CAN 控制器SJA1000的接口信號及時(shí)序,設(shè)計(jì)了基于現(xiàn)場可編程門陣列FPGA 的ARM 處理器與CAN 控制器之間的接口電路,并給出了詳細(xì)的軟硬件實(shí)現(xiàn)方法,最后,在衛(wèi)星姿軌控下位機(jī)原理樣機(jī)中實(shí)現(xiàn)了該接口方案;測試結(jié)果表明,該接口能夠?qū)崿F(xiàn)C AN 總線在不同波特率下的通信,性能可靠,擴(kuò)展性強(qiáng),滿足了姿軌控計(jì)算機(jī)兩路CAN 總線冗余備份的要求,為其它系列處理器外擴(kuò)地址數(shù)據(jù)線復(fù)用接口提供了參考。關(guān)鍵詞:ARM ;C

3、AN 總線;FPGA;接口Design and Realization of the Interface between ARM andCAN Controller Based on FPGAJia Jianfeng,Cui Peiling(N ovel Iner tial Inst rument and Nav igat ion System T echno lo gy Key Labo rator y o f Fundamental Science fo r N atio na l Defense,Schoo l o f Instr ument Science and Opto-Elect

4、r onic Eng ineering ,Beijing U niver sity of A eronautics and A stronautics,Beijing 100191,ChinaAbstract:Design an d realization of the CAN bus in the attitude and orbit con trol system of a satellite is on e of the key technologies in th e C AN-b us-based con tr ol s ystem of the satellite.In this

5、paper,the in terface signals and the time sequences about the ARM process or of AT91RM 9200and th e CAN controller of S JA1000are analyzed;the in terface circuit betw een ARM p roces sor and CAN controller bas ed on field programmable gate array (FPGAis d esign ed,an d the d etailed realization m et

6、hods of s oftw are and hardw are are given.In the end,th is design is us ed in the satellite p rototype hardw are platform of the attitude an d orbit con tr ol system.Ex perim ental results sh ow th at the inter face w orks stably in different baud rate of the CAN b us.It is reliab le and expandab l

7、e in the aspect of m eeting the attitud e and orbit control computer requirem ents of tw o-way CAN bu s for redu ndan cy and w ill provide a referen ce in dealing w ith a similar problem.Key words :ARM ;CAN bus ;FPGA;Interface0 引言CA N (Contro ller A rea N etw or k,控制器局域網(wǎng)總線是一個(gè)多主機(jī)異步串行總線,已被公認(rèn)為是最有前途的現(xiàn)場總

8、線之一1。由于其采用了簡單的通信協(xié)議、超強(qiáng)的錯(cuò)誤檢測手段和優(yōu)先級仲裁等技術(shù),使得CA N 總線具有抗干擾性強(qiáng)、傳輸速率高和可靠性高的特點(diǎn),在小衛(wèi)星和微小衛(wèi)星中得到了越來越廣泛的應(yīng)用。英國Surrey 大學(xué)衛(wèi)星技術(shù)公司已使用CA N 總線作為多顆小衛(wèi)星總線,并且取得了飛行成功2。我國發(fā)射的航天 清華一號 和 納星一號 等多顆小衛(wèi)星也都采用了主從兩套CA N 總線作為星上數(shù)據(jù)總線3。目前應(yīng)用較多的CA N 控制器是Philips 公司的SJA 1000芯片。由于特殊的應(yīng)用環(huán)境,微小衛(wèi)星姿軌控CP U 主要考慮性能功耗等技術(shù)指標(biāo),A RM (A dv anced RI SC M achines嵌入式

9、微處理器是高性能、低功耗RISC 芯片4,能夠滿足姿軌控CPU 的要求。從成功在軌運(yùn)行的微小衛(wèi)星可以看出,A RM 芯片經(jīng)過抗輻照、高低溫等處理后,可以用于空間飛行器。如2000年成功發(fā)射的英國薩瑞大學(xué)納米衛(wèi)星SN A P 1,該星上處理器采用的就是主頻220M H z,32位Str ongA RM RISC 處理器SA11005。F PG A (Field Pro gr ammable Gate A r ray,現(xiàn)場可編程門陣列經(jīng)過二十多年的發(fā)展,集成度越來越高,功能也日漸強(qiáng)大,從電子設(shè)計(jì)的外圍器件逐漸演變?yōu)閿?shù)字系統(tǒng)的核心,在航空航天等諸多領(lǐng)域有著廣泛的應(yīng)用6。FPG A 具有非常豐富的觸發(fā)

10、器、存儲器資源以及I/O 資源,利用這些資源可以將其配置成各種控制邏輯,在時(shí)序邏輯控制方面有著較強(qiáng)的優(yōu)勢。針對某三軸穩(wěn)定微小衛(wèi)星姿軌控下位機(jī)功耗受限,以及利用CA N 總線通信的要求,本文選用了經(jīng)過飛行驗(yàn)證的CA N 控制器SJA 1000芯片和CAN 收發(fā)器PCA82C250芯片2,同時(shí),選用了低功耗、高性能的A RM 處理器A T 91RM 9200芯片作為姿軌控系統(tǒng)的處理器。由于AT 91RM 9200芯片沒有 第11期賈建峰,等:基于FPGA 的ARM 與CAN 控制器的接口設(shè)計(jì)與實(shí)現(xiàn) 2653CA N 接口,為了實(shí)現(xiàn)姿軌控分系統(tǒng)的CA N 總線通信,就必須對其CAN 總線口進(jìn)行專門設(shè)

11、計(jì)。 目前,常用的A RM 處理器與CA N 控制器SJA1000的接口方法有兩種7 8:(1基于傳統(tǒng)邏輯邏輯門電路的實(shí)現(xiàn)方法。該法是利用A RM 的控制信號經(jīng)過與或非門產(chǎn)生SJA 1000時(shí)序的控制邏輯,但是,一般需要電平轉(zhuǎn)換芯片,可擴(kuò)展性差。(2基于CPL D (Co mplex P rog r ammable L og ic Device,復(fù)雜的可編程邏輯器件的實(shí)現(xiàn)方法。該方法是利用CPL D 代替第一種方法中的傳統(tǒng)邏輯門電路,但是,對SJA 1000的控制為時(shí)序邏輯,由于CP LD 的優(yōu)勢不在于處理時(shí)序邏輯使得該方法功耗較大。本文利用FP GA 具有較強(qiáng)的信號處理能力,能夠?qū)崿F(xiàn)復(fù)雜時(shí)序

12、邏輯功能,以及靈活的設(shè)計(jì)思路和方法等方面優(yōu)勢,實(shí)現(xiàn)A RM 與CA N 控制器的接口時(shí)序譯碼部分。該實(shí)現(xiàn)方法不僅解決了CA N 總線實(shí)現(xiàn)過程中非多路復(fù)用總線與多路復(fù)用總線之間的匹配和轉(zhuǎn)換問題,而且使系統(tǒng)的靈活性和擴(kuò)展性得到提高,數(shù)據(jù)處理能力也有較大的提升空間,有利于系統(tǒng)升級。1 AT91RM9200和SJA1000總線的特點(diǎn)要實(shí)現(xiàn)CAN 控制器和A RM 處理器接口,首先要分析二者的接口控制信號及其時(shí)序邏輯,然后嚴(yán)格按照接口時(shí)序邏輯關(guān)系設(shè)計(jì)接口邏輯電路。1 1 AT91RM9200總線特點(diǎn)4At mel 公司的AT 91RM 9200處理器內(nèi)核供電電壓為1 8V ,外部總線和外設(shè)I/O 供電電

13、壓為3 3V ,采用獨(dú)立的數(shù)據(jù)總線和地址總線。優(yōu)化的外部總線接口(EBI采用16或32位數(shù)據(jù)總線、26位地址總線,其外部最大尋址空間最大為2G ,對應(yīng)0x 100000000x8FF FF FF F,分為8個(gè)Bank ,每個(gè)Bank 分配一根片選信號線N CSx ,容量大小為256M 。其中N CS3為靜態(tài)存儲控制器,對應(yīng)的地址空間為0x 400000000x 4F FFF FF F,在A RM 處理器內(nèi)部由靜態(tài)存儲控制器(SM C控制,根據(jù)需求與外部靜態(tài)存儲器的接口可以配置成為8位或者16位數(shù)據(jù)寬度。與靜態(tài)存儲控制器(SM C相關(guān)的信號線主要有:芯片選擇口線N CS0N CS7、輸出使能線N

14、 OE 和寫使能線N WE 。1 2 SJA1000總線特點(diǎn)9CA N 控制器SJA 1000是P hilips 公司生產(chǎn)符合CA N2 0B 標(biāo)準(zhǔn)的CA N 通信控制器,I/O 接口為OC 門,電平為5V ,提供Intel 和M o tor ola 兩種尋址方式。在本文中,CA N 控制器SJA 1000采用Intel 地址數(shù)據(jù)多路復(fù)用總線模式(模式選擇信號M O DE=1。主要信號線有地址數(shù)據(jù)復(fù)用線AD7AD0,地址選通線A L E,片選線/CS,讀使能線/R D,寫使能線/WR 。在I ntel 模式下讀寫SJA 1000時(shí),地址和數(shù)據(jù)是分時(shí)傳送的,地址在前,數(shù)據(jù)在后。當(dāng)A L E 為高

15、電平時(shí),為地址總線周期;當(dāng)A LE 為低電平,/CS 為低電平,/RD 或/WR 為低電平時(shí),為數(shù)據(jù)總線周期。Int el 模式下SJA 1000總線讀寫周期時(shí)序如圖1所示。Int el 模式下SJA 1000讀寫時(shí)序及其正常工作的重要時(shí)間參數(shù)如表1所示。圖1 SJA1000在Intel 模式下的讀寫時(shí)序表1 Intel 模式下SJ A1000讀寫控制參數(shù)特性表符號參數(shù)最小值最大值單位tsu (A-AL地址建立到ALE 低8-ns th (AL-AALE 低后地址保持時(shí)間2-ns tW (ALALE 脈沖寬度8-ns tRL QV /RD 為低到有效數(shù)據(jù)輸出-45ns tRH DZ /RD 為

16、高到數(shù)據(jù)懸空-30ns tLLRL/tLC WL ALE 低到/RD 或/WR 低10-ns tCLRL/tCC WL 片選/CS 低到/RD 或/WR 低0-ns tW (W /WR 脈沖寬度20-ns tW (R/RD 脈沖寬度60-ns2 基于FPGA 的硬件接口設(shè)計(jì)與實(shí)現(xiàn)實(shí)現(xiàn)A RM 系列A T 91RM 9200控制器與CAN 控制器SJA 1000之間的接口,即用A RM 控制器的控制信號經(jīng)過一定的邏輯電路產(chǎn)生SJA 1000需要的控制信號,同時(shí)滿足SJA 1000的讀寫時(shí)序要求。2 1 基于FPGA 的接口硬件設(shè)計(jì)A T 91R M 9200與SJA1000的接口需解決兩個(gè)問題,

17、一個(gè)是電平轉(zhuǎn)換問題,一個(gè)是時(shí)序匹配問題。電平轉(zhuǎn)換用轉(zhuǎn)換芯片實(shí)現(xiàn),但是,時(shí)序匹配比較復(fù)雜,采用傳統(tǒng)硬件邏輯門電路實(shí)現(xiàn)方法擴(kuò)展性差,采用CP LD 擴(kuò)展方法功耗較大,采用現(xiàn)場可編程門陣列F PGA 能較好地解決這些問題。本文選用了I/O 兼容3 3V 和5V 兩種電平的A ltera 公司在系統(tǒng)可編程(ISP器件EP F10K 30,可以實(shí)現(xiàn)在系統(tǒng)編程調(diào)試,將硬件系統(tǒng)設(shè)計(jì) 軟件化 ,能夠很方便地實(shí)現(xiàn)復(fù)雜的邏輯電路。同時(shí),布線簡單合理,系統(tǒng)工作可靠性高,有效地解決了電平轉(zhuǎn)換和時(shí)序匹配兩個(gè)問題?；贔 PG A 的AT 91RM 9200處理器與CA N 控制器SJA 1000的硬件接口原理框圖如圖2

18、所示。 2654 計(jì)算機(jī)測量與控制 第18卷 圖2 接口電路原理框圖A RM 與FPG A 相連的數(shù)據(jù)總線、地址總線和控制總線有AR M 的低8位地址線、低16位數(shù)據(jù)線、靜態(tài)存儲器片選線NCS3、寫使能線N WR 、讀使能線NO E 、外部中斷0的信號線IRQ 0以及復(fù)位信號線N RST ;SJA 1000與FP GA 相連的信號線有數(shù)據(jù)地址復(fù)用的8位總線A D7A D0、片選線/CS 、讀信號線/RD 、寫使能線/W R 、地址鎖存線A L E 、中斷線/IN T 和復(fù)位線/RST 。AR M 處理器將FP GA 作為靜態(tài)存儲器來控制,A RM 把SJA 1000的控制字和發(fā)送到CAN 總線

19、的數(shù)據(jù)寫入FP GA ,同時(shí)讀取SJA1000收到來自CA N 總線的數(shù)據(jù);FP GA 根據(jù)SJA 1000的控制字產(chǎn)生SJA 1000的控制信號SJA _/CS 、SJA _/RD 、SJA _/W R 、SJA _A L E 和SJA _/R ST 來控制SJA 1000的總線寫地址與讀寫數(shù)據(jù)操作,實(shí)現(xiàn)SJA 1000的初始化,以及通過CA N 控制器SJA 1000從CA N 總線上讀取或向CA N 總線發(fā)送數(shù)據(jù),最終達(dá)到A RM 處理器通過CA N 總線與外界通信的目的。2 2 基于FPGA 的接口邏輯設(shè)計(jì)與功能仿真要實(shí)現(xiàn)FP GA 對SJA1000的控制,關(guān)鍵是F PG A 根據(jù)收到

20、的CA N 控制器SJA1000控制字CA N _CT RL _WO RD 產(chǎn)生符合其要求的總線讀寫操作的時(shí)序邏輯。FP GA 收到的SJA 1000的12位控制字定義如下:高兩位為保留位;第10位ST 為總線起始狀態(tài)位,ST 置位時(shí)啟動總線,復(fù)位時(shí)復(fù)位總線;第9位RW 為總線讀寫狀態(tài)位,RW 置位時(shí)總線讀數(shù)據(jù)時(shí)序,復(fù)位時(shí)總線寫數(shù)據(jù)時(shí)序;低8位為總線讀寫時(shí)操作的SJA 1000的寄存器地址。FP GA 內(nèi)部的邏輯設(shè)計(jì)使用A lter a 公司提供的數(shù)字系統(tǒng)設(shè)計(jì)軟件Quart us II,一般采用原理圖、設(shè)計(jì)框圖及包括AH DL 、V HDL 和Ver ilog H DL 的硬件描述語言(H D

21、L 3種編程方法的輸入10。本文采用V HDL 語言,如圖2中的VH DL 程序1和程序2。其中,程序1為控制SJA 1000讀寫時(shí)序的狀態(tài)機(jī),包括空閑、地址鎖存、讀數(shù)據(jù)和寫數(shù)據(jù)4個(gè)狀態(tài),根據(jù)控制字實(shí)現(xiàn)SJA 1000總線的讀寫控制;程序2是SJA 1000的中斷信號處理程序,FP GA 收到的SJA 1000的中斷信號后經(jīng)過處理產(chǎn)生符合A RM 的中斷電平信號。 圖3 F PGA 對SJA 1000控制的狀態(tài)機(jī)轉(zhuǎn)移圖和總線讀寫周期仿真時(shí)序SJA1000的總線讀寫操作狀態(tài)機(jī)的VH DL 程序1設(shè)計(jì)完成之后,利用第三方仿真工具M(jìn) odelSim SE 6 2b 進(jìn)行功能仿真。F PG A 采用4

22、0M 晶振,仿真時(shí)鐘周期設(shè)為25ns,FP GA 對SJA 1000總線控制的狀態(tài)轉(zhuǎn)移圖和總線讀寫周期仿真結(jié)果如圖3(a和(b所示。其中,圖3(b上圖是寫時(shí)序仿真,是向測試寄存器(地址0x09中寫入0x A A ,控制字CA N _CT RL _W OR D 為0x 209;圖3(b下圖是讀時(shí)序仿真,是從SJA 1000的狀態(tài)寄存器(地址0x 02中讀取數(shù)據(jù),控制字CA N _CT RL _WO RD 為0x 302。從仿真結(jié)果圖3(b與表2、圖1時(shí)序的比較分析可以看出,仿真結(jié)果與實(shí)際控制時(shí)序一致,F PG A 產(chǎn)生的邏輯關(guān)系能夠滿足SJA 1000總線讀寫控制要求。功能仿真符合SJA1000

23、讀寫的時(shí)序之后,將各輸入輸出信號與F PGA 相應(yīng)I/O 管腳對應(yīng),完成對FP GA 器件的編程和下載。3 接口電路的C 語言軟件編程完成FPG A 部分的設(shè)計(jì)之后,系統(tǒng)上電F PG A 就會按照設(shè)計(jì)好的邏輯運(yùn)行,而F PG A 實(shí)現(xiàn)對SJA 1000的讀寫時(shí)序由A RM 控制。本文在A DSv1 2的環(huán)境下利用C 語言對A RM 進(jìn)行編程,通過ARM 控制F PG A 實(shí)現(xiàn)CAN 總線控制器的初始化、數(shù)據(jù)接收及發(fā)送。在A T 91R M 9200的外部地址空間中NCS3對應(yīng)地址0x400000000x4FF FFF FF ,但與F PGA 相連的只有低8位地址線,故A RM 對FP GA 的

24、可尋址空間為0x 400000000x400000F F 。從以上設(shè)計(jì)可知,實(shí)現(xiàn)A RM 通過F PGA 對SJA 1000的控制只需要3個(gè)指針,即接收到SJA 1000的數(shù)據(jù)指針DAT A _FRO M _CA N 、發(fā)送到SJA 1000的數(shù)據(jù)指針D A T A _T O _CA N 和SJA1000的控制字指針CA N _CT RL _W ORD 。宏定義如下:#define DATA _FROM _CAN (volatile un signed int *0x40000000#define DATA _TO _CAN (volatile uns igned int *0x4000001

25、0#define CAN _CT RL _W ORD (volatile uns igned int*0x40000014實(shí)現(xiàn)對CA N 控制器的某一寄存器的寫訪問時(shí)分兩步進(jìn)行,首先將待寫入寄存器的數(shù)據(jù)存入F PG A,然后,寫控制字到FP GA 實(shí)現(xiàn)SJA1000啟動和復(fù)位寫時(shí)序。具體實(shí)現(xiàn)的寫函數(shù)如下:void CANREG _w rite (un signed ch ar addr,unsign ed char data(*DATA _T O _C AN=w rite _data;/寫數(shù)據(jù)到FPGA (*CAN_CTRL _W ORD =addr+0x00200;/ST =1,RW =0,

26、addr 為總線操作的地址_asm NOP ;/等待1個(gè)SJA1000的總線周期(*CAN_CTRL _W ORD =addr+0x00000;/復(fù)位SJ A1000總線寫時(shí)序return; 第11期賈建峰,等:基于FPGA 的ARM 與CAN 控制器的接口設(shè)計(jì)與實(shí)現(xiàn) 2655 實(shí)現(xiàn)對CA N 控制器的某一寄存器的讀訪問與寫訪問類似,但需先寫控制字,然后進(jìn)行讀數(shù)據(jù)。具體實(shí)現(xiàn)的讀函數(shù)如下:u nsigned char CANREG _read (unsign ed char addru nsigned char read _data;(*CA N _C TRL _WORD=addr +0x 00

27、300;/ST =1,RW =1,addr 為總線操作的地址_asm NOP ;/等待1個(gè)S JA1000的總線周期(*CA N _C TRL _WORD=addr +0x00100;/復(fù)位SJA1000總線讀時(shí)序read _data=0x0000FF &(*DAT A _FROM _CAN;/從FP GA 讀取數(shù)據(jù)return read _data; 通過以上兩個(gè)函數(shù)可以方便地實(shí)現(xiàn)對CA N 控制器SJA 1000的初始化,以及數(shù)據(jù)的查詢發(fā)送和中斷接收。初始化是向?qū)?yīng)寄存器里寫入初始的配置數(shù)據(jù),通過寫函數(shù)CA N R EG _wr ite (unsigned char addr ,u

28、nsig ned char data 可以實(shí)現(xiàn)向指定地址的寄存器中寫入初始化的數(shù)據(jù);數(shù)據(jù)的查詢發(fā)送是查詢狀態(tài)寄存器是否容許發(fā)送,即通過讀函數(shù)unsigned char CA N REG _r ead (unsigned char addr 獲取狀態(tài)寄存器SR (地址為0x02的值判斷是否可以發(fā)送,然后通過寫函數(shù)將要發(fā)送到CA N 總線的數(shù)據(jù)寫入SJA 1000的發(fā)送緩沖器;數(shù)據(jù)的接收采取中斷方式:當(dāng)CAN 控制器SJA1000接收到數(shù)據(jù)且接收緩沖器滿時(shí),其中斷引腳會產(chǎn)生低電平的中斷信號,F PG A 敏感到該中斷信號后產(chǎn)生3個(gè)時(shí)鐘的低電平中斷信號通過IRQ 0發(fā)送給AR M ,從而觸發(fā)A RM

29、 的外部中斷,在AR M 的中斷服務(wù)程序中通過讀函數(shù)讀取SJA 1000的接收緩沖器中從CA N 總線上收到的數(shù)據(jù)。4 實(shí)驗(yàn)測試本文將以上基于FP GA 的AR M 與CA N 控制器的接口設(shè)計(jì)方法在研制的姿軌控下位機(jī)原理樣機(jī)中進(jìn)行了軟硬件實(shí)現(xiàn),并利用示波器和CAN 接口卡對接口的功能和性能進(jìn)行了測試。測試過程分兩步進(jìn)行:首先,在A RM 向F PG A 寫入SJA 1000的讀寫控制字時(shí),利用示波器測試F PG A 產(chǎn)生的SJA 1000的讀寫時(shí)序是否正確;其次,利用CA N 接口卡測試AR M 在不同波特率下能否通過設(shè)計(jì)的接口進(jìn)行CA N 總線正常通信。第一步測試選用型號為D SO 501

30、4A 的4通道示波器進(jìn)行,測試結(jié)果如圖4所示。圖中的橫坐標(biāo)單位為每格50ns,四通道的信號依次為AL E 、/W R 、/R D 和/CS 。通過比較圖4和表2、圖1可知,設(shè)計(jì)的接口滿足SJA 1000的時(shí)序要求。第二步測試將A RM 配置為不同的波特率進(jìn)行,CA N 接口卡上位機(jī)軟件CA N T oo ls V5 10設(shè)置成相同的波特率與AR M 通過CA N 總線通信。測試結(jié)果表明,在1M bps 、500kbps 、125kbps 等不同的波特率下,AR M 通過設(shè)計(jì)的接口均能實(shí)現(xiàn)CA N 總線正常通信,傳送數(shù)據(jù)正確,沒有丟幀現(xiàn)象。圖5是在500kbps 波特率下,A RM 通過中斷接收

31、到CA N 接口卡上位機(jī)軟件發(fā)送到CA N 總線的數(shù)據(jù)并回傳后的顯示結(jié)果。以上測試結(jié)果表明,本文設(shè)計(jì)和實(shí)現(xiàn)的基于FP GA 的AR M 與CAN 控制器接口合理,能夠?qū)崿F(xiàn)AR M 處理器與圖4 FPGA 產(chǎn)生的SJ A1000的讀寫時(shí)序測試結(jié)果圖5 500kbps 波特率下CAN 接口的通信測試結(jié)果圖CA N 控制器SJA1000的正常通信,數(shù)據(jù)收發(fā)正確,沒有丟幀現(xiàn)象,達(dá)到了姿軌控下位機(jī)通過CAN 總線通信的目的。5 結(jié)論本文提出了一種基于可編程邏輯門陣列邏輯器件FP GA 的AR M 處理器和CA N 控制器SJA 1000之間的接口設(shè)計(jì)與實(shí)現(xiàn)方法,該方法同時(shí)解決了非地址/數(shù)據(jù)復(fù)用總線到地址

32、/數(shù)據(jù)復(fù)用總線的時(shí)序匹配和電平不兼容兩個(gè)問題,實(shí)現(xiàn)了A RM 處理器與CA N 控制器SJA 1000的數(shù)據(jù)通信。與傳統(tǒng)硬件邏輯門電路實(shí)現(xiàn)方法和基于CP LD 的實(shí)現(xiàn)方法相比,功耗較低,靈活性和擴(kuò)展性更好,數(shù)據(jù)處理能力也有較大的提升空間,并已經(jīng)成功應(yīng)用于某三軸穩(wěn)定微小衛(wèi)星姿軌控下位機(jī)的原理樣機(jī)中,實(shí)現(xiàn)了兩路CA N 總線的冗余。實(shí)驗(yàn)測試結(jié)果表明,該接口性能可靠,工作穩(wěn)定,可以作為其它系列處理器外擴(kuò)地址數(shù)據(jù)線復(fù)用接口芯片參考。(下轉(zhuǎn)第2662頁 2662計(jì)算機(jī)測量與控制 第18卷y (T =k D (T +k I (T I +(9式中,k D (T =k 00+k 01T +k 02T 2+.+

33、k 0m D Tm Dk I (T =k 10+k 11T +k 12T 2+.+k 1m 1T m I(10 圖7 K D 溫度模型曲線圖8 K I 溫度模型曲線考慮到DSP 的運(yùn)算能力、系統(tǒng)的應(yīng)用環(huán)境以及所用石英加速度計(jì)的溫度特性,我們選用-15 45 擬合系數(shù)確定石英加速度計(jì)簡化誤差模型。比較一階模型擬合效果與二階、三階模型擬合效果,對k D 、k I 用一階模型進(jìn)行簡化,得到簡化溫度誤差模型為:y =(k 00+k 00T +(k 10+k 10T (11擬合求得:k00=3.61726 10-3 k 01=-2.72394 10-6k10=1.732589 k 11=-1.34807 10-5圖9曲線 為-15 45 范圍內(nèi)一組1g 條件下采集的石英加速度計(jì)輸出。以20 溫度為基準(zhǔn),用式(11所建立的模型進(jìn)行補(bǔ)償,得到溫度補(bǔ)償后的加速度計(jì)輸出,其變化范圍為1 73211V 1 73216V ,較之于原先的1 73158V 1 73291V 變化范圍,顯然減小了很多,即通過溫度補(bǔ)償,極大地減小了溫度對系統(tǒng)的影響。圖9 補(bǔ)償溫度影響后輸出值變化5 結(jié)論本文針對石英加速度計(jì)輸出信號