EDA彩燈控制器課程設(shè)計(jì)

1、目錄第一章 緒論11.1系統(tǒng)背景11.2課程設(shè)計(jì)的主要內(nèi)容和任務(wù)以及要達(dá)到的目標(biāo)2第二章 系統(tǒng)電路設(shè)計(jì)22.1 系統(tǒng)總體設(shè)計(jì)框架結(jié)構(gòu)22.1 系統(tǒng)硬件3第三章 系統(tǒng)軟件設(shè)計(jì)43.1 方案原理43.2 模塊設(shè)計(jì)43.3 總體模塊設(shè)計(jì)6第四章 實(shí)驗(yàn)結(jié)果和分析74.1 實(shí)驗(yàn)仿真結(jié)果7結(jié)束語(yǔ)8附錄10第一章 緒論1.1系統(tǒng)背景20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些

2、器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可

3、以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。 現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。1.2課程設(shè)計(jì)的主要內(nèi)容和任務(wù)以及要達(dá)到的目標(biāo)（1）主要內(nèi)容和任務(wù) 完成彩燈控制系統(tǒng)的設(shè)計(jì)與制作，在計(jì)算機(jī)上用MAX+plus 仿真后要能在實(shí)驗(yàn)箱上實(shí)現(xiàn)，熟悉可編程邏輯器件的使用，學(xué)會(huì)自己燒程序并應(yīng)用于實(shí)踐。（2）目標(biāo)設(shè)計(jì)一個(gè)彩燈

4、控制器，具有3種花樣的變化，最后一次是將前三種的循環(huán)。并且具有四種頻率的變化。整個(gè)系統(tǒng)有三個(gè)輸入信號(hào)，分別為音頻輸入脈沖信號(hào)clk2,復(fù)位清零信號(hào)CLR,彩燈輸入控制脈沖clk1。最后按照FPGA的開發(fā)流程和VHDL語(yǔ)言建模、仿真、綜合、下載、適配，用EDA6000實(shí)驗(yàn)箱上的FPGA系統(tǒng)實(shí)現(xiàn)了相應(yīng)的功能。 第二章 系統(tǒng)電路設(shè)計(jì)2.1 系統(tǒng)總體設(shè)計(jì)框架結(jié)構(gòu)分頻器四選一48進(jìn)制計(jì)數(shù)器顯示模塊 圖2-1 系統(tǒng)框圖2.1 系統(tǒng)硬件 該系統(tǒng)使用的是ACEX1K-EP1K30TC144-3芯片。其具體的電路如下： 圖2-2 系統(tǒng)的硬件圖 第三章 系統(tǒng)軟件設(shè)計(jì)3.1 方案原理彩燈設(shè)計(jì)總體采用分模塊的方法來(lái)完

5、成，包括分頻器、4選1選擇器、48進(jìn)制計(jì)數(shù)器、彩燈控制器四大部分。其中彩燈控制器是用來(lái)控制16個(gè)LED，使其呈現(xiàn)出不同的花型，而彩燈控制器的輸出則是由48進(jìn)制計(jì)數(shù)器來(lái)控制。通過(guò)一個(gè)集成分頻器來(lái)將輸入的頻率分成幾種不同的頻率，然后通過(guò)一個(gè)四選一選擇器擇性不同頻率，從而實(shí)現(xiàn)彩燈不同的速率。通過(guò)一個(gè)顯示模塊來(lái)顯示不同的花樣，該模塊的使能端實(shí)現(xiàn)四種狀態(tài)的切換顯示。3.2 模塊設(shè)計(jì)（1）集成分頻器模塊 設(shè)計(jì)分頻器來(lái)用不同的頻率控制不同的彩燈速率輸出。 模塊說(shuō)明：通過(guò)分頻器可以實(shí)現(xiàn)不同頻率的轉(zhuǎn)換，clk為輸入信號(hào)，clk_out_1hz,clk_out_2hz,clk_out_4hz為輸出信號(hào)，還有一個(gè)信

6、號(hào)為系統(tǒng)時(shí)鐘（2）4選1選擇器模塊通過(guò)一個(gè)使能端來(lái)控制不同的狀態(tài)，狀態(tài)用 A,B,C,D表示。（3）48進(jìn)制計(jì)數(shù)器模塊48進(jìn)制模塊用來(lái)控制彩燈輸出模塊來(lái)控制彩燈的顯示模塊，即當(dāng)計(jì)數(shù)到49時(shí)自動(dòng)轉(zhuǎn)到到第一種狀態(tài)，實(shí)現(xiàn)循環(huán)控制，不然到49將停止。RST:系統(tǒng)清零信號(hào)，低電平有效Clk:輸入信號(hào) 用來(lái)給模塊提供工作頻率CQ【5.0】:48進(jìn)制計(jì)數(shù)器的輸出（4）彩燈顯示模塊燈控制模塊用來(lái)直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。通過(guò)使能端來(lái)實(shí)現(xiàn)不同狀態(tài)的轉(zhuǎn)換。X5.0:不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。K1.0: 即使能端，來(lái)控制不同狀態(tài)的切換。Y15.0:輸出信號(hào) 直接與

7、彩燈相連來(lái)控制彩燈。3.3 總體模塊設(shè)計(jì)整個(gè)系統(tǒng)就是各個(gè)分模塊組成來(lái)實(shí)現(xiàn)最后的彩燈控制功能，用一個(gè)時(shí)鐘為分頻器的輸入來(lái)進(jìn)行分頻處理，通過(guò)四選一來(lái)切換不同頻率，再通過(guò)顯示模塊顯示第四章 實(shí)驗(yàn)結(jié)果和分析4.1 實(shí)驗(yàn)仿真結(jié)果（1）分頻說(shuō)明:該程序是將時(shí)鐘進(jìn)行二分頻，將分頻的信號(hào)再分頻，就變成四分頻了，將四分頻的信號(hào)再二分頻就可以變八分頻了（2）四選一（3）48進(jìn)制計(jì)數(shù)器(4) 顯示模塊說(shuō)明：使能端控制的是四種狀態(tài)的轉(zhuǎn)換，第四種狀態(tài)是前三種狀態(tài)的循環(huán)。結(jié)束語(yǔ)彩燈控制器EDA設(shè)計(jì)實(shí)驗(yàn)剛開始，拿著選定的題目不知如何入手。不過(guò)通過(guò)指導(dǎo)老師馮杰老師的說(shuō)明與提示，心中才有了譜。將整個(gè)系統(tǒng)根據(jù)不同的功能化分成模塊

8、，再分別進(jìn)行設(shè)計(jì)，逐個(gè)攻破，最后再將其整合即可。通過(guò)這次課程設(shè)計(jì)，使我受益頗多。既鞏固了課堂上學(xué)到的理論知識(shí)，又掌握了常用集成電路芯片的使用。在此基礎(chǔ)上學(xué)習(xí)了數(shù)字系統(tǒng)設(shè)計(jì)的基本思想和方法，學(xué)會(huì)了科學(xué)地分析實(shí)際問(wèn)題，通過(guò)查資料、分析資料及請(qǐng)教老師和同學(xué)等多種途徑，獨(dú)立解決問(wèn)題。同時(shí)，也培養(yǎng)了我認(rèn)真嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。只有這樣才能有實(shí)質(zhì)的進(jìn)步，還有要和同學(xué)共同討論，解決各種困難，在困難中你能了解更多的非課本的知識(shí)，還能再找錯(cuò)誤的同時(shí)鍛煉你的觀察力，所以我知道了很多器件的作用，并了解到什么樣的現(xiàn)象是哪塊的電路出現(xiàn)了錯(cuò)誤，小小的成功給了我很大的動(dòng)力，也感受到探索的樂(lè)趣。 附錄（1）分頻程序LIBRARY

9、IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenping IS PORT( clk: INSTD_LOGIC; clk_out_1hz,clk_out_2hz,clk_out_4hz: OUT STD_LOGIC );END fenping; ARCHITECTURE a OF fenping IS signal full1,full2,full3:STD_LOGIC; begin p_a:process(clk) begin if clk'event and clk='1&#

10、39; then full3<=not full3; end if; clk_out_4hz<=full3; end process; p_b:process(full3) begin if full3'event and full3='1' then full2<=not full2; end if; clk_out_2hz<=full2; end process; p_c:process(full2) begin if full2'event and full2='1' then full1<=not full1

11、; end if; clk_out_1hz<=full1; end process;end a;(2) 四選一library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux41 is port( a,b,c,d :in std_logic; s :in std_logic_vector(1 downto 0); y:out std_logic);end mux41;architecture behav of mux41 is begin process(a,b,c,d,s) begin

12、 if s="00" then y<=a; elsif s="01" then y<=b; elsif s="10" then y<=c; else y<=d; end if; end process; end behav;（3）48進(jìn)制計(jì)數(shù)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt48 IS PORT (CLK,RST : IN STD_LOGIC; CQ : OUT STD_LOGI

13、C_VECTOR(5 DOWNTO 0); COUT : OUT STD_LOGIC ); END cnt48;ARCHITECTURE behav OF cnt48 IS signal DQ : STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIN PROCESS(CLK, RST) BEGIN IF RST = '1' THEN DQ<="000000" ELSIF CLK'EVENT AND CLK='1' THEN IF DQ="110000" THEN DQ<="00

14、0000"COUT<='1' ELSE DQ<=DQ+'1'COUT<='0' END IF; END IF;END PROCESS; CQ<= DQ;END behav;(4）顯示模塊LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_unsigned.ALL ; ENTITY xianshi is PORT ( x : IN STD_LOGIC_VECTOR(5 DOWNTO 0); k : IN STD_LOGIC_VECTOR(1

15、 DOWNTO 0); y : OUT STD_LOGIC_vector(15 downto 0) ); END ; ARCHITECTURE one OF xianshi IS BEGIN PROCESS( x) BEGIN if k="00" then CASE x(3 downto 0) IS when "0000"=> y<="0000000000000001" ; when "0001"=> y<="0000000000000010" ; when "

16、0010"=> y<="0000000000000100" ; when "0011"=> y<="0000000000001000" ; when "0100"=> y<="0000000000010000" ; when "0101"=> y<="0000000000100000" ; when "0110"=> y<="0000000001000000

17、" ; when "0111"=> y<="0000000010000000" ; when "1000"=> y<="0000000100000000" ; when "1001"=> y<="0000001000000000" ; END CASE ; elsif k="01" then CASE x(5 downto 0) IS when "010110"=> y<=&qu

18、ot;0000001000000000" ; when "010111"=> y<="0000000100000000" ; when "011000"=> y<="0000000010000000" ; when "011001"=> y<="0000000001000000" ; when "011010"=> y<="0000000000100000" ; when &qu

19、ot;011011"=> y<="0000000000010000" ; when "011100"=> y<="0000000000001000" ; when "011101"=> y<="0000000000000100" ; when "011110"=> y<="0000000000000010" ; when "011111"=> y<="000

20、0000000000001" ; END CASE ; elsif k="10" then CASE x(5 downto 0) IS when "100110"=> y<="0000001001000000" ; when "100111"=> y<="0000000110000000" ; when "101000"=> y<="0000001001000000" ; END CASE ; elsif k=

21、"11" then CASE x(5 downto 0) IS when "000000"=> y<="0000000000000001" ; when "000001"=> y<="0000000000000010" ; when "000010"=> y<="0000000000000100" ; when "000011"=> y<="0000000000001000&qu

22、ot; ; when "000100"=> y<="0000000000010000" ; when "000101"=> y<="0000000000100000" ; when "000110"=> y<="0000000001000000" ; when "000111"=> y<="0000000010000000" ; when "001000"=> y<="0000000100000000" ; when "001001"=> y<="0000001000000000" ; when "010110"=> y<="0000001000000000" ; when "010111"=> y<="0000000100000000" ; whe