基于FPGA的低成本長(zhǎng)距離高速傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

1、基于 FPGA 的低成本長(zhǎng)距離高速傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)王康 郭智勇（電子科技大學(xué) 通信與信息工程學(xué)院成都 611731）摘要：為解決目前高速信號(hào)處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問題，設(shè)計(jì)并實(shí)現(xiàn)了一種基于 FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助 Altera Cyclone IIIFPGA 的 LVDS I/O 通道產(chǎn)生 LVDS 信號(hào)，穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的 8B/10B 編解碼、數(shù)據(jù)時(shí)鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計(jì)算模塊均在 FPGA 內(nèi)利用 VHDL 語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。關(guān)鍵詞：數(shù)據(jù)傳輸、高

2、速、遠(yuǎn)距離、FPGA、LVDS中圖分類號(hào): TP302 . 2文獻(xiàn)標(biāo)志碼:ADesign and Implementation of Low-cost Long-distanceHigh-speed Data Transmission System Based on FPGAWANG Kang, GUO Zhi Yong（School of Communication and information Engineering, ,University of Electronic Science and Technology of China , Chengdu , 611731 ）Abstrac

3、t: To solve the speed bottle-neck and long-distance transmission in currenthigh-speed signal processing system, a scheme for high-speed data transmissionsystem was proposed and implemented based on field programmable gate array(FPGA). With the LVDS signal produced by Altera Cyclone III FPGA I/O chan

4、nel,the system completed the high-speed data ,long-distance transmission stably. 8B/10Bcoder and decoder ,clock data recovery(CDR),string/parallel transition circuit,BER calculation module were all designed with VHDL in FPGA, witch reduce thecomplexity and costs of interconnected system ,improve the

5、 system integration andstability.Keywords：Data Transmission, High-speed, Long-distance, FPGA, LVDS0.引言：在地質(zhì)勘探、工業(yè)環(huán)境監(jiān)測(cè)、大型科學(xué)實(shí)驗(yàn)等領(lǐng)域中需要將實(shí)時(shí)采集到的大量數(shù)據(jù)以較高的速率傳輸距離較遠(yuǎn)，復(fù)雜而龐大的數(shù)據(jù)傳輸任務(wù)給傳輸系統(tǒng)的設(shè)計(jì)帶來極大的挑戰(zhàn)。目前常見的遠(yuǎn)距離高速傳輸方案多采用較為復(fù)雜的光纖通道等方案，系統(tǒng)的成本、設(shè)計(jì)難度、體積和功耗都相對(duì)較大，限制了其應(yīng)用場(chǎng)合。LVDS（Low Voltage Differential Signaling）是一種小振幅差分信號(hào)技術(shù)，它允許單個(gè)信

6、道傳輸速率達(dá)到每秒數(shù)百兆比特，其特有的低振幅及恒流源模式驅(qū)動(dòng)只產(chǎn)生極低的噪聲，消耗非常小的功率1。LVDS 是目前常見的高速數(shù)據(jù)傳輸方案，但其多用于芯片間、背板間或設(shè)備間進(jìn)行近距離的數(shù)據(jù)傳輸。本文中提出的高速數(shù)據(jù)遠(yuǎn)距離傳輸系統(tǒng)方案以 Altera 公司 Cyclone III 系列低成本 FPGA 芯片 EP3C5E144C8 的為核心，以 LVDS 信號(hào)為基礎(chǔ)，通過增加信道編碼、數(shù)據(jù)時(shí)鐘恢復(fù)、預(yù)加重和均衡等技術(shù)，保證了數(shù)據(jù)傳輸?shù)姆€(wěn)定性和同步性。保證采用 UTP-5 雙絞線為傳輸介質(zhì)時(shí)傳輸速率不低于 400Mbps，傳輸距離為 50米時(shí)上的，實(shí)現(xiàn)低成本的遠(yuǎn)距離高速數(shù)據(jù)傳輸。1.方案總體設(shè)計(jì)：L

7、VDS 信號(hào)一種低振幅高速差分信號(hào)，由于其電氣特性決定了其傳輸距離有限。為了滿足系統(tǒng)使用 UTP-5 雙絞線實(shí)現(xiàn)距離 50m 的數(shù)據(jù)傳輸要求，需要通過增加預(yù)加重和均衡技術(shù)來恢復(fù)線路上傳輸?shù)男盘?hào)波形。由于傳輸距離較遠(yuǎn)且傳輸速率較高，無法直接采用傳送位時(shí)鐘信號(hào)和幀同步脈沖來保證系統(tǒng)同步。本系統(tǒng)采取接收端從接收數(shù)據(jù)中恢復(fù)時(shí)鐘信號(hào)的方法簡(jiǎn)化系統(tǒng)設(shè)計(jì)方案。系統(tǒng)整體設(shè)計(jì)框圖如圖 1 所示，整個(gè)系統(tǒng)的核心模塊包括了 8B/10B 編碼、CDR（時(shí)鐘恢復(fù)）、并-串/串-并轉(zhuǎn)換模塊、LVDS 接口電路、電纜驅(qū)動(dòng)器（CableDriver）和電纜均衡器（Cable Equalizer）等。數(shù)據(jù)在發(fā)送端的 FPGA

8、 內(nèi)經(jīng)過 8B/10B編碼，并-串轉(zhuǎn)換經(jīng) LVDS 模式的 I/O 端口轉(zhuǎn)化為 LVDS 信號(hào)，然后經(jīng)過線路驅(qū)動(dòng)器芯片 CLC001 預(yù)加重后，通過 UTP-5 雙絞線傳出數(shù)據(jù)。接收端收到的信號(hào)經(jīng)過均衡器芯片 LMH0074SQ 均衡后進(jìn)入 FPGA，在接收端 FPGA 內(nèi)，數(shù)據(jù)先經(jīng)過 CDR 模塊提取時(shí)鐘信號(hào)，然后字對(duì)齊后經(jīng)過串-并轉(zhuǎn)換產(chǎn)生并行數(shù)據(jù)流，最后經(jīng)過 8B/10B 解碼模塊得到傳輸數(shù)據(jù)。整個(gè)系統(tǒng)除電纜驅(qū)動(dòng)器和電纜均衡器采用專用芯片外其它功能均在 FPGA 內(nèi)部實(shí)現(xiàn)，從而極大的減小了系統(tǒng)的復(fù)雜度和 PCB 板的面積。8B/10BCDRFPGALVDSD+/D-CableDriverC

9、LC001UTP-5CableEqualizerLMH0074SQD+/D-8B/10BCDRFPGALVDSSER/DESERSER/DESER圖 1 系統(tǒng)整體框圖2.FPGA 關(guān)鍵模塊設(shè)計(jì)：FPGA 作為系統(tǒng)的核心芯片，根據(jù)系統(tǒng)整體方案的設(shè)計(jì)思路，F(xiàn)PGA 中含有的模塊主要有信道編解碼模塊、數(shù)據(jù)時(shí)鐘恢復(fù)模塊、串/并轉(zhuǎn)換模塊。2.1 信道編解碼模塊在高速數(shù)據(jù)傳輸過程中，為了使數(shù)據(jù)時(shí)鐘恢復(fù)模塊中的數(shù)字鎖相環(huán)能夠得到足夠充足的跳變沿信息，需要采用信道編解碼技術(shù)消除或減少數(shù)字電信號(hào)中的直流和低頻分量。8B/10B 編碼是其中最常用的一種編碼方式。8B/10B 編碼被廣泛應(yīng)用于多種高速串行通信協(xié)議中

10、。它將 8bits 的基帶信號(hào)映射成 10bits 的數(shù)據(jù)進(jìn)行發(fā)送，防止在基帶數(shù)據(jù)中過多的 0 碼流或 1 碼流。通過8B/10B 編碼可以提高數(shù)據(jù)在鏈路上的傳輸?shù)男阅埽皇菇邮掌骺梢哉_地恢復(fù)時(shí)鐘；提高碼流中一個(gè)或者多個(gè)比特錯(cuò)誤的檢測(cè)能力；定義特定的碼元使接收器能夠正確地對(duì)齊碼元2。在本系統(tǒng)中分別在兩塊 FPGA 中實(shí)現(xiàn)了 8B/10B 編碼模塊和 8B/10B 解碼模塊。8B/10B 編碼模塊如圖 3 所示，該模塊在邏輯上又分成 3B/4B 編碼模塊、5B/6B編碼模塊、RD 控制模塊等 3 部分。編碼器首先將接收到的 8B 數(shù)據(jù)分成 3 bit 和5 bit 兩部分，然后分別編碼成 4 b

11、it 和 6 bit，編碼完成的 4 bit 和 6 bit 再按順序組合成 10B 碼。整個(gè)系統(tǒng)首先將 3 bit 編碼成 4 bit，RD 控制器讀出 4 bit 數(shù)據(jù)的 RD值，然后反饋控制 5B6B 編碼模塊選擇合適的編碼。最終 RD 控制器判斷 10B數(shù)據(jù)的 RD 值，若滿足要求則輸出，否則將報(bào)錯(cuò)。3B/4B8B并行輸入數(shù)據(jù)編碼模塊5B/6BRD控制器10B并行輸出數(shù)據(jù)編碼模塊圖 3 8B/10B 編碼模塊邏輯框圖解碼模塊如圖 4 所示，可分為 6B5B 解碼模塊、4B3B 解碼模塊和誤碼檢測(cè)模塊。解碼模塊相對(duì)編碼模塊而言邏輯過程要簡(jiǎn)單的多，該模塊首先將 10 bit信號(hào)分割成 4

12、bit 和 6bit 兩部分(高低位必須和編碼端對(duì)應(yīng))，然后 4 bit 和 6 bit 數(shù)據(jù)根據(jù)編碼列表分別解碼成 3 bit 和 5 bit，在解碼過程中判斷是否有誤碼產(chǎn)生有則報(bào)錯(cuò)，無則并行輸出。4B/3B10B并行輸入數(shù)據(jù)解碼模塊6B/5B誤碼檢測(cè)8B并行輸出數(shù)據(jù)解碼模塊圖 4 8B/10B 解碼模塊邏輯框圖2.2.數(shù)據(jù)時(shí)鐘恢復(fù)模塊在單向數(shù)據(jù)傳輸中，串行通信通常需要同時(shí)提供數(shù)據(jù)、位時(shí)鐘、幀同步脈沖三路信號(hào)。在本系統(tǒng)說要求的高速率、長(zhǎng)距離的數(shù)據(jù)傳輸要求下，這種三線連接方式不但浪費(fèi)導(dǎo)線，而且往往受環(huán)境的影響很難實(shí)現(xiàn)三路信號(hào)間的同步。在本系統(tǒng)中由于輸入信號(hào)頻率已知，因此可以在 FPGA 芯片內(nèi)

13、部產(chǎn)生與之同頻的時(shí)鐘信號(hào)。通過數(shù)字鎖相環(huán)電路鎖定輸入信號(hào)的相位，并使用此時(shí)鐘信號(hào)對(duì)輸入數(shù)據(jù)進(jìn)行采樣，從而完成信號(hào)的接收。因而，利用數(shù)據(jù)時(shí)鐘恢復(fù)模塊可以從串行位流數(shù)據(jù)中恢復(fù)出接收位同步時(shí)鐘、幀同步脈沖和接收的數(shù)據(jù)。數(shù)字鎖相環(huán)(DPLL)是一種相位反饋控制系統(tǒng)3。它根據(jù)輸入信號(hào)與本地估算時(shí)鐘之間的相位誤差對(duì)本地估算時(shí)鐘的相位進(jìn)行連續(xù)不斷的反饋調(diào)節(jié)，從而達(dá)到使本地估算時(shí)鐘相位跟蹤輸入信號(hào)相位的目的。DPLL 通常有三個(gè)組成模塊：數(shù)字鑒相器(DPD)、數(shù)字環(huán)路濾波器(DLF)、 數(shù)控振蕩器(DCO)。根據(jù)各個(gè)模塊組態(tài)的不同，DPLL 可以被劃分出許多不同的類型。根據(jù)設(shè)計(jì)的要求，本文采用超前滯后型數(shù)字鎖

14、相環(huán)(LLDPLL)作為解決方案，圖 5 是其實(shí)現(xiàn)結(jié)構(gòu)。在 LLDPLL 中，DPD 采用微分型超前-滯后數(shù)字鑒相器，DLF 用雙向計(jì)數(shù)邏輯和比較邏輯實(shí)現(xiàn)，DCO 采用加扣脈沖式數(shù)控振蕩器。這樣設(shè)計(jì)出來的 DPLL 具有結(jié)構(gòu)簡(jiǎn)潔明快，參數(shù)調(diào)節(jié)方便，工作穩(wěn)定可靠的優(yōu)點(diǎn)4，其結(jié)構(gòu)框圖如圖 5 所示。Data_inSignDeductClkEstClkEstLL-DPDAbsValDLFInsertDCOClksysn1Clksysn0Clksysn7:0圖 5 超前滯后型數(shù)字鎖相環(huán)環(huán)路的工作原理如下：超前滯后型數(shù)字鑒相器 LLDPD 比較輸入位流數(shù)據(jù)DataIn 與本地估算時(shí)鐘 ClkEst 的相

15、位，給出相位誤差信號(hào) Sign 和 AbsVal。DLF對(duì)相位誤差信號(hào)進(jìn)行平滑濾波，并生成控制 DCO 動(dòng)作的控制信號(hào) Deduct 和Insert。DCO 根據(jù)控制信號(hào)給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，使其輸出時(shí)鐘 ClkEst(同時(shí)反饋給 LLDPD)的相位跟蹤輸入數(shù)據(jù) DataIn 的相位。3.板級(jí)電路設(shè)計(jì)本系統(tǒng)核心芯片采用 Altera 公司的 Cyclone III 系列 FPGA 中的 EP3C5E144C8,Altera 公司的 Cyclone III FPGA 系列組合了高性能,低功耗和低成本,邏輯單元(LE)從 5K 到 200K,存儲(chǔ)器從 0.5Mb 到 8Mb,靜

16、態(tài)功耗小于 1/4 瓦.由于設(shè)計(jì)要求達(dá)到高速率、50 米的傳輸距離,傳統(tǒng)的 LVDS 接口雖然可以達(dá)到較高的傳輸速率卻不能支持長(zhǎng)距離傳輸。所以本系統(tǒng)采用高速串行數(shù)字接口(SDI)自適應(yīng)電纜均衡器及電纜驅(qū)動(dòng)器芯片來實(shí)現(xiàn)數(shù)據(jù)高速率、長(zhǎng)距離的傳輸。預(yù)加重是在信號(hào)發(fā)送前對(duì)其進(jìn)行預(yù)扭曲，以使接收器上的信號(hào)質(zhì)量如同原始發(fā)送的質(zhì)量。當(dāng)信號(hào)在直流電平上保持超過一個(gè)比特的時(shí)間時(shí)，預(yù)加重就會(huì)抬高高頻分量而降低低頻分量。本文選用 CLC001 電纜驅(qū)動(dòng)芯片，CLC001 采用 3.3V供電，輸出幅度可調(diào)，理論數(shù)據(jù)速率最高可達(dá) 622Mbps 5。接收均衡通過對(duì)輸入數(shù)據(jù)運(yùn)用相對(duì)頻率特征來補(bǔ)償信號(hào)的損耗特征。本文選用

17、LMH0074SQ 接收均衡芯片，LM0074SQ 是標(biāo)準(zhǔn)清晰度 SDI 電纜均衡器，可在 540 Mbps 的速度范圍內(nèi)操作，輸出抖動(dòng)典型值為 0.2UI6。FPGA 外部電路如圖 6 所示，在發(fā)送端，F(xiàn)PGA 產(chǎn)生的 LVDS 信號(hào)經(jīng) CLC001預(yù)加重后通過 UTP-5 雙絞線傳輸；在接收端，信號(hào)先經(jīng)過 LMH0074SQ 均衡后隔直輸出。由于 LVDS 接口電平標(biāo)準(zhǔn)要求輸入電壓直流偏置為 1.2V，因此需要通過偏置電路在引入 1.2V 的直流偏置后再傳給 FPGA。圖 6 FPGA 外圍電路4.數(shù)據(jù)測(cè)試及系統(tǒng)性能分析4.1 系統(tǒng)測(cè)試方案測(cè)試方案主要對(duì)系統(tǒng)的靜態(tài)功耗、動(dòng)態(tài)功耗以及在 50

18、 米傳輸距離時(shí)的數(shù)據(jù)傳輸速率及相應(yīng)的誤碼率進(jìn)行測(cè)試。測(cè)試方案連接框圖如圖 7 所示。測(cè)試所用數(shù)據(jù)存在發(fā)送端例化的 ROM 中，接收端 FPGA 中例化有 FIFO 和 ROM，F(xiàn)IFO 用來存儲(chǔ)接收的數(shù)據(jù),ROM 中則存儲(chǔ)有和發(fā)送端 ROM 中相同的數(shù)據(jù)，用來計(jì)算誤碼率。同時(shí)，在接收端 FPGA 中有接收數(shù)據(jù)計(jì)數(shù)器和錯(cuò)誤比特計(jì)數(shù)器模塊，通過設(shè)置 SignalTap II 的觸發(fā)信號(hào)和想觀察的信號(hào)，就可以在 SignalTap II LogicAnalyzer 的窗口中實(shí)時(shí)的看到這些信號(hào)。發(fā)發(fā)發(fā)發(fā)發(fā)發(fā)ROM發(fā) 發(fā) 發(fā) FPGAFIF ROO M發(fā) 發(fā) 發(fā) FPGA SignalTap IIPU發(fā)

19、發(fā)發(fā) mm發(fā)5發(fā)PC發(fā)Altera USBBlaster圖 7 系統(tǒng)測(cè)試方案4.2 功耗測(cè)試本系統(tǒng)通過直流穩(wěn)壓電源供電，方便計(jì)算整個(gè)系統(tǒng)的功耗。經(jīng)測(cè)試發(fā)現(xiàn)，在不同的傳輸速率時(shí)系統(tǒng)的功耗差別不大，動(dòng)態(tài)功耗典型值為數(shù)據(jù)傳輸速率100Mbps 時(shí)，系統(tǒng)消耗電流 0.24A，供電電壓 3.3V，系統(tǒng)功耗為 792mW。靜態(tài)T-5 0.5發(fā)發(fā)發(fā)0功耗測(cè)量時(shí)，不發(fā)送數(shù)據(jù)，但保持 50 米雙絞線接入，電流為 0.20A，供電電壓為 3.3V，靜態(tài)功耗為 660mW。4.3 誤碼率測(cè)試在發(fā)送端的 FPGA 中采用 ROM 來存儲(chǔ)數(shù)據(jù)，通過狀態(tài)機(jī) transmitter_fsm_3b來控制數(shù)據(jù)的發(fā)送，狀態(tài)轉(zhuǎn)移圖

20、如圖 8 上圖所示。接收端則采用 FIFO 來存儲(chǔ)數(shù)據(jù)，同時(shí)接收端 ROM 中存有和發(fā)送端相同的數(shù)據(jù)，以實(shí)現(xiàn)接受數(shù)據(jù)與原始數(shù)據(jù)的對(duì)比，計(jì)算誤碼率，接收端通過狀態(tài)機(jī) receiver_fsm_3b 來控制數(shù)據(jù)的接收以及誤碼率的計(jì)算，狀態(tài)轉(zhuǎn)移圖如圖 8 下圖所示。由于 EP3C15F144C8 的 RAM 大小總共只有 512kbits，再加上 signal tap 的開銷，所以例化的 ROM 和 FIFO 比較小，ROM 大小為 8Kbyte，內(nèi)部存儲(chǔ)數(shù)據(jù)由 00HFFH 一直重復(fù)，把一次 ROM數(shù)據(jù)的發(fā)送當(dāng)成一個(gè)幀。每發(fā)送一次 ROM 數(shù)據(jù)即比較一次 FIFO 中與原始 ROM中的數(shù)據(jù)。重復(fù)發(fā)

21、送 20000 次，總 bit 數(shù)等于 20000 次 *（ 8192*8） bit=1469120000bit。因?yàn)榻邮斩说臄?shù)據(jù)時(shí)鐘恢復(fù)和字對(duì)齊需要一定的時(shí)間，因而實(shí)際成功重復(fù)次數(shù)不到 20000 次，可通過專門的計(jì)數(shù)器來確定實(shí)際重復(fù)次數(shù)。圖 8 狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖在接收端通過 SignalTap II Logic Analyzer 實(shí)時(shí)查看接收數(shù)據(jù) rx_data、錯(cuò)誤比特?cái)?shù) error_accumulator 和成功重復(fù)次數(shù) packet_counter，圖 9 為 SignalTap II LogicAnalyzer 接收數(shù)據(jù)的窗口顯示。誤碼率可通過式 1 求得：誤碼率=錯(cuò)誤比特?cái)?shù)/（成功重復(fù)次數(shù)×8192×8）(1)接收數(shù)據(jù)錯(cuò)誤比特?cái)?shù)成功重復(fù)次數(shù)圖 9 SignalTap II Logic Analyzer 數(shù)據(jù)接收窗口顯示傳輸速率及相應(yīng)誤碼率如表 1 所示，在傳輸數(shù)據(jù)為 400Mbps,傳輸距離為 50米是誤碼率仍為 0。由于選用的均衡器 LM0074SQ 的極限速率為 540Mbps,因而在數(shù)據(jù)速率為 500Mbps 時(shí)誤碼率急劇增大。表 1 傳輸速率及相應(yīng)誤碼率5.總結(jié)本 系 統(tǒng) 高 速 數(shù)