第三章組合邏輯電路

1、1組合邏輯電路的定義組合邏輯電路的定義基本的邏輯運算及對應(yīng)邏輯電路基本的邏輯運算及對應(yīng)邏輯電路組合邏輯電路的分析組合邏輯電路的分析組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計競爭與冒險問題的解決競爭與冒險問題的解決 第三章 組合邏輯電路2數(shù)字電路分為兩大類數(shù)字電路分為兩大類: :組合邏輯電路組合邏輯電路和和時序邏輯時序邏輯電路電路。所謂組合邏輯電路，是指。所謂組合邏輯電路，是指電路在任何時刻的輸電路在任何時刻的輸出變量值僅與當(dāng)時的輸入變量值有關(guān)，而與過去輸入出變量值僅與當(dāng)時的輸入變量值有關(guān)，而與過去輸入的值無關(guān)，即電路不具有記憶功能。的值無關(guān)，即電路不具有記憶功能。表現(xiàn)在邏輯電路表現(xiàn)在邏輯電路中就是沒

2、有反饋回路。中就是沒有反饋回路。組合邏輯電路模型如下圖所示，它可以有若干個組合邏輯電路模型如下圖所示，它可以有若干個輸入變量和若干個輸出變量，每個輸出變量都是輸入輸入變量和若干個輸出變量，每個輸出變量都是輸入變量的邏輯函數(shù)，某一時刻的函數(shù)值只與當(dāng)前的輸入變量的邏輯函數(shù)，某一時刻的函數(shù)值只與當(dāng)前的輸入變量的取值有關(guān)。變量的取值有關(guān)。34上面的組合邏輯電路的模型可以用函數(shù)式表示為：上面的組合邏輯電路的模型可以用函數(shù)式表示為：53.1 邏輯門電路-簡單邏輯門電路n1.“1.“與與”門：能實現(xiàn)門：能實現(xiàn)“與與”邏輯功能的邏輯功能的電路稱為電路稱為“與與”門。門。&ABF=AB62.“或”門：能

3、實現(xiàn)“或”邏輯功能的電路稱為“或”門。F=A+BAB 17A1n3.“非”門：能實現(xiàn)“非”邏輯功能的電路稱為“非”門。F=A83.1.2 復(fù)合邏輯門電路-與非門1） 邏輯表達式 真值表 電路符號A B F0 0 10 1 11 0 11 1 0ABF . F=AB&9真值表： A B F0 0 10 1 01 0 01 1 0FAB 12）或非門 邏輯表達式：F=A+B電路符號10FAB=13）異或門 邏輯表達式：F=AB+AB真值表： A B F 0 0 0 0 1 1 1 0 1 1 1 0邏輯功能可以簡記為：同者為零、異者為一電路符號11 真值表： 電路符號： A B F0 0

4、10 1 01 0 01 1 1FAB=14）同或門： F=A B=A B=AB+AB125）與或非門：F = AB + CDABCD 1F =1&133.2 邏輯函數(shù)的實現(xiàn) F = AB + A C “與或” = ( A + B ) ( A + C ) “或與” = AB AC “與非與非” = ( A + B ) + ( A + C ) “或非或非” = A B + A C “與或非”143.2.1 用“與非”門實現(xiàn)邏輯函數(shù)第一步：第一步：求出函數(shù)的最簡求出函數(shù)的最簡“與與或或”表達式。表達式。第二步：第二步：將最簡將最簡“與與或或”表達式變換成表達式變換成“與非與非與非與非”表達

5、式表達式( (兩次求反）。兩次求反）。第三步：第三步：畫出與邏輯函數(shù)表達式對應(yīng)的邏輯電路圖。畫出與邏輯函數(shù)表達式對應(yīng)的邏輯電路圖。15nF= ABC + ABC + B C D + BCn解：將邏輯函數(shù)畫在卡諾圖上，并加以化簡。n 第一步： 求出函數(shù)的最簡與或表達式 0 1 1 0 0 0 1 0 0 1 1 0 0 1 1 0 AB BC BD CD AB0001 11 10 00 01 11 10 16n第二步： 對所得的表達式兩次求反得到：nF(A,B,C,D) = AB BC BD 由上面表達式得到最簡與或表達式：由上面表達式得到最簡與或表達式： F=AB+BC+BD&ABBC

6、BDF第三步：畫邏輯 電路圖173.2.2 用“或非”門實現(xiàn)邏輯函數(shù)n第一步：第一步： 求最簡求最簡“或或與與”表達表達式。式。n第二步：第二步： 將將“或或與與”變換為變換為“或非或非或非或非”表達式。表達式。n第三步：第三步： 根據(jù)根據(jù)“或非或非或非或非”表表達式畫出電路圖。達式畫出電路圖。18n第一步： 求最簡“或與”表達式。 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0CD AB00011110 00 01 11 10 例3.2: F=CD+ACD+ABD+ACD合并卡諾圖的0方格得到函數(shù)的最簡“或與”式：F=(A+C)(A+D)19nF(A,B,C,D)=(A +

7、C)(A + D) =(A + C)+(A + D)第二步： 將“或與”變換為“或非或非”表達式。只要對所得的最簡“或與”表達式兩次求反，即可得到：20第三步: 根據(jù)“或非或非”表達式畫出邏輯電路圖111ACADF213.2.3 用“與或非”門實現(xiàn)邏輯函數(shù)第一步：第一步：求反函數(shù)最簡求反函數(shù)最簡“與與或或”表達式。表達式。第二步：第二步：將最簡將最簡“與與或或”變換為變換為“與與或或非非”表達式。表達式。第三步：第三步：根據(jù)表達式畫出電路圖。根據(jù)表達式畫出電路圖。22例例3.33.3用用“與或非與或非”門實現(xiàn)邏輯函數(shù)：門實現(xiàn)邏輯函數(shù)：F=F= m m4 4(1,3,4,5,6,7,12,14)

8、(1,3,4,5,6,7,12,14) 1 1 0 1 1 0 0 1 1 0 0 0 1 1 00ABCD0001111010 110100解：解：第一步先求出反函數(shù)第一步先求出反函數(shù)F的最簡的最簡“與與或或”表達式。表達式。AD合并卡諾圖上的0方格，得到反函數(shù)F的最簡“與或”表達式F=AD+BD。BD23F=F=(AD+BD)第二步第二步 將最簡將最簡“與與或或”表達式變成表達式變成“與與或或非非”表達式：表達式：只要對所得只要對所得F F最簡最簡“與與或或”表達式取反表達式取反，即可得到原函數(shù)的即可得到原函數(shù)的“與與或或非非”表達式表達式24第三步第三步 根據(jù)函數(shù)的根據(jù)函數(shù)的“與與或或非

9、非”表達式畫出邏輯電路圖。表達式畫出邏輯電路圖。&1ADBDFF=F=(AD+BD)&25例例3.4 3.4 實現(xiàn)函數(shù)實現(xiàn)函數(shù)F(A,B,C)=F(A,B,C)= m(1,2,4,7)m(1,2,4,7)，用異或門。用異或門。解：解： 觀察卡諾圖，具備一定的條件觀察卡諾圖，具備一定的條件ABC00 011011100101010126=1=1AFBCF=ABC273.3 組合邏輯電路的分析1.1.分別用代號標(biāo)出每一級的輸出端；分別用代號標(biāo)出每一級的輸出端；2.2.根據(jù)邏輯關(guān)系寫出每一級輸出對應(yīng)的邏輯關(guān)系根據(jù)邏輯關(guān)系寫出每一級輸出對應(yīng)的邏輯關(guān)系表達式；并一級一級向下寫，直至寫出最

10、終輸出端的表達式；并一級一級向下寫，直至寫出最終輸出端的表達式；表達式；3.3.列出最初輸入狀態(tài)與最終輸出狀態(tài)的真值表列出最初輸入狀態(tài)與最終輸出狀態(tài)的真值表（注意：輸入、輸出變量的排列順序可能會影響其結(jié)（注意：輸入、輸出變量的排列順序可能會影響其結(jié)果的分析，一般按果的分析，一般按ABCABC或或F F3 3F F2 2F F1 1的順序排列）；的順序排列）；4.4.根據(jù)真值表或表達式分析出邏輯電路的功能。根據(jù)真值表或表達式分析出邏輯電路的功能。28組合邏輯電路分析舉例例例3.5 3.5 分析下圖的邏輯功能。分析下圖的邏輯功能。& =1ABCABCFP2P3P4P129解：第一步，根據(jù)給

11、定的邏輯電路圖寫出邏輯函數(shù)表達式。P1=ABCP2=AP1=AABCP3=BP1=BABCP4=CP1=CABCF=P2+P3+P4 = AABC +BABC+ CABC30第二步，化簡邏輯函數(shù)表達式。過程如下： F= AABC +BABC+ CABC =ABC(A+B+C) =ABC+A+B+C =ABC+ABC31第三步，列出邏輯電路的真值表 A B C F 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 132第四步，邏輯問題評述 我們發(fā)現(xiàn)我們發(fā)現(xiàn): :當(dāng)電路輸入一致時，輸出為當(dāng)電路輸入一致時，輸出為1 1；而輸

12、入不一致時，輸出為而輸入不一致時，輸出為0 0。這表明該電路具。這表明該電路具有判斷輸入信號是否一致的邏輯功能。有判斷輸入信號是否一致的邏輯功能。33例3.6分析下圖的邏輯電路&ABCABCFP2P3P4P1&P6P5CB =1 =1=1 =134解：第一步, 根據(jù)給定的邏輯電路圖寫出邏輯函數(shù)表達式P1=A+BP2=A+CP3=BCP4=B+CP5=P1P2=(A+B)(A+C)P6=P3P4=(BC)(B+C)F=P5P6=(A+B)(A+C)(BC)(B+C)35第二步 化簡邏輯函數(shù)表達式F=(A+B)(A+C)(B C)(B+C) =(A+B)+(A+C)(BC+BC)(

13、B+C) =(AB+A+C)(BC+BC)(B+C) =(B+A+C)(BC+BC)(B+C) =(BC+BC)(B+C) =BC+BC =BC36第三步 列出邏輯電路的真值表 A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 037第四步 邏輯問題評述該電路當(dāng)輸入該電路當(dāng)輸入B,CB,C取值不同時，輸出取值不同時，輸出F F為為1 1，而當(dāng)輸入而當(dāng)輸入B,CB,C取值相同時，輸出取值相同時，輸出F F為為0 0。該電路。該電路和和“異或異或”邏輯功能相同?？珊喕癁檫壿嫻δ芟嗤？珊喕癁椤爱惢虍惢颉遍T電路

14、。門電路。=1CBF383.4 組合邏輯電路的設(shè)計 組合邏輯電路設(shè)計過程：組合邏輯電路設(shè)計過程：根據(jù)給定邏輯要求的文根據(jù)給定邏輯要求的文字描述，或者對邏輯功能的邏輯函數(shù)的描述，在一定字描述，或者對邏輯功能的邏輯函數(shù)的描述，在一定條件下，要求用最少的邏輯門實現(xiàn)該邏輯功能，并畫條件下，要求用最少的邏輯門實現(xiàn)該邏輯功能，并畫出邏輯電路圖。出邏輯電路圖。組合邏輯電路的設(shè)計可分為組合邏輯電路的設(shè)計可分為門電路設(shè)計門電路設(shè)計（小規(guī)模（小規(guī)模集成電路設(shè)計）、集成電路設(shè)計）、中規(guī)模集成電路設(shè)計中規(guī)模集成電路設(shè)計、定制或半定定制或半定制集成電路的設(shè)計制集成電路的設(shè)計。這里主要講解用中小規(guī)模集成電。這里主要講解用

15、中小規(guī)模集成電路來實現(xiàn)組合邏輯電路的功能。路來實現(xiàn)組合邏輯電路的功能。39組合邏輯電路的設(shè)計步驟可分為：1.1.根據(jù)給定問題的邏輯文字描述，建立真值表，根據(jù)給定問題的邏輯文字描述，建立真值表，關(guān)鍵的一步；關(guān)鍵的一步；2.2.根據(jù)真值表寫出邏輯函數(shù)表達式；根據(jù)真值表寫出邏輯函數(shù)表達式；3.3.將邏輯函數(shù)化簡并根據(jù)實際要求將函數(shù)表達式將邏輯函數(shù)化簡并根據(jù)實際要求將函數(shù)表達式轉(zhuǎn)換成適當(dāng)?shù)男问剑晦D(zhuǎn)換成適當(dāng)?shù)男问剑?.4.根據(jù)表達式畫出該電路的邏輯電路圖。根據(jù)表達式畫出該電路的邏輯電路圖。5.5.最后一步進行實物安裝調(diào)試，這是最終驗證設(shè)最后一步進行實物安裝調(diào)試，這是最終驗證設(shè)計是否正確的手段。計是否正確

16、的手段。403.4.1 單輸出組合邏輯電路的設(shè)計例例 3.7 3.7 假設(shè)有兩個正整數(shù)，每個數(shù)都由兩位二假設(shè)有兩個正整數(shù)，每個數(shù)都由兩位二進制數(shù)：進制數(shù)：X=x1x2,Y=y1y2X=x1x2,Y=y1y2，要求用，要求用“與非與非”門設(shè)計一門設(shè)計一個能夠判別個能夠判別XYXY的邏輯電路。的邏輯電路。解：解：第一步第一步 分析分析：如何判別：如何判別XYXY呢？可以將呢？可以將x1x1、x2x2、y1y1、y2y2拆成拆成4 4個自變量，設(shè)個自變量，設(shè)F F為函數(shù)，當(dāng)為函數(shù)，當(dāng)XYXY時，時，F(xiàn)=1F=1，否則否則F=0F=0。當(dāng)滿足什么條件，當(dāng)滿足什么條件，XYXY呢？分呢？分3 3種情況：

17、種情況： 當(dāng)當(dāng)x1y1x1y1時，不管時，不管x x2 2和和y2y2的情況，肯定的情況，肯定XYXY，從而從而F=1 F=1 ；當(dāng)當(dāng)x1=y1x1=y1時，只有在時，只有在x2y2x2y2時，也肯定時，也肯定XYXY，F(xiàn)=1 F=1 ；其它任何情況下，都不可能其它任何情況下，都不可能XYXY，因此因此F=0F=0。41第二步：根據(jù)分析建立真值表第二步：根據(jù)分析建立真值表 x1 y1 x2 y2 F 1 0 d d 1 0 0 1 0 1 1 1 1 0 1自變量函數(shù)根據(jù)分析，可列出一張有根據(jù)分析，可列出一張有4 4個自變量和一個函數(shù)個自變量和一個函數(shù)F F的真值表。的真值表。在此真值表中，可

18、以簡單地只列出函數(shù)值為在此真值表中，可以簡單地只列出函數(shù)值為1 1的那些自變量組的那些自變量組合項，將函數(shù)值為合項，將函數(shù)值為0 0的省去。因為根據(jù)真值表寫函數(shù)表達式時，的省去。因為根據(jù)真值表寫函數(shù)表達式時，只需要列出使函數(shù)值為只需要列出使函數(shù)值為1 1的那些輸入組合。真值表如下：的那些輸入組合。真值表如下：42第三步第三步 根據(jù)真值表，寫出邏輯表達式：根據(jù)真值表，寫出邏輯表達式： F(x1,y1,x2,y2)=x1y1+x1y1x2y2+x1y1x2y2 0 0 0 1 0 0 0 1 0 0 0 1 1 0 1 1x1y1x2y200 01 11 1000011110第四步第四步 用卡諾圖

19、對邏輯函數(shù)進行化簡用卡諾圖對邏輯函數(shù)進行化簡x1y1x1x2y2y1x2y243第五步第五步 根據(jù)邏輯函數(shù)表達式畫出邏輯電路圖根據(jù)邏輯函數(shù)表達式畫出邏輯電路圖據(jù)題意，需用據(jù)題意，需用“與非與非”門設(shè)計邏輯電路，門設(shè)計邏輯電路，所以應(yīng)變換成所以應(yīng)變換成“與非與非-與非與非”表達式如下：表達式如下： F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2 =x1y1 y1x2y2 x1x2y244由函數(shù)的由函數(shù)的“與非與非與非與非”表達式，表達式，可畫出如下邏輯電路圖：可畫出如下邏輯電路圖：&x1y1y2x1Fx245例例3.83.8用用“與與- -非非”門設(shè)計一個變量的表決器

20、，門設(shè)計一個變量的表決器，當(dāng)多數(shù)人同意時，提議通過；否則不通過。當(dāng)多數(shù)人同意時，提議通過；否則不通過。第一步：分析：從題目要求可以看出應(yīng)設(shè)個輸?shù)谝徊剑悍治觯簭念}目要求可以看出應(yīng)設(shè)個輸入自變量和一個輸出函數(shù)。當(dāng)輸入變量多數(shù)為同意，入自變量和一個輸出函數(shù)。當(dāng)輸入變量多數(shù)為同意，則輸出通過，否則沒通過。設(shè)輸入變量為則輸出通過，否則沒通過。設(shè)輸入變量為1 1表示同意，表示同意，為為0 0表示反對；輸出函數(shù)為表示反對；輸出函數(shù)為1 1時表示通過時表示通過, ,輸出為輸出為0 0時表時表示沒有通過。示沒有通過。46第二步：根據(jù)上面假設(shè)列出其狀態(tài)真值表。第二步：根據(jù)上面假設(shè)列出其狀態(tài)真值表。47第三步：由真

21、值表寫出表達式第三步：由真值表寫出表達式第四步：由表達式畫卡諾圖進行化簡第四步：由表達式畫卡諾圖進行化簡, , 得到最簡得到最簡表達式：表達式：F=AB+AC+BCF=AB+AC+BC。如果使用的門電路是如果使用的門電路是“與非與非”門，則需要將化簡門，則需要將化簡后的表達式轉(zhuǎn)換為后的表達式轉(zhuǎn)換為“與非與非” ” 表達式的形式。表達式的形式。第五步：根據(jù)邏輯表達式畫出邏輯電路圖。第五步：根據(jù)邏輯表達式畫出邏輯電路圖。48真值表 邏輯電路圖AB49例例3.93.9用用“與非與非”門設(shè)計一位數(shù)值范圍門設(shè)計一位數(shù)值范圍指示器，十進制數(shù)用指示器，十進制數(shù)用8421BCD8421BCD碼表示，當(dāng)輸入碼表

22、示，當(dāng)輸入電路的十進制數(shù)大于等于電路的十進制數(shù)大于等于5 5時，電路輸出為時，電路輸出為1 1；否則輸出為否則輸出為0 0。第一步：分析，根據(jù)題意列出真值表。第一步：分析，根據(jù)題意列出真值表。5051第二步：根據(jù)真值表寫出函數(shù)的最小項表第二步：根據(jù)真值表寫出函數(shù)的最小項表達式如下：達式如下：F=m(5,6,7,8,9)+d(10,11,12,13,14,15)F=m(5,6,7,8,9)+d(10,11,12,13,14,15)第三步：畫出卡諾圖，化簡邏輯函數(shù)，得第三步：畫出卡諾圖，化簡邏輯函數(shù)，得到最簡表達式如下：到最簡表達式如下： F=A+BC+BDF=A+BC+BD進一步轉(zhuǎn)換成進一步轉(zhuǎn)換

23、成“與非與非與非與非”的表達式如的表達式如下：下： F=A+BC+BDF=A+BC+BD = = A A BCBC BDBD 52第四步：畫出對應(yīng)邏輯圖第四步：畫出對應(yīng)邏輯圖n邏輯圖：&1&ACBDFF=ABCBD53例例3.10 3.10 設(shè)計一個四位二進制碼的奇設(shè)計一個四位二進制碼的奇偶位發(fā)生器和奇偶檢測器。偶位發(fā)生器和奇偶檢測器。 第一步：分析：第一步：分析：在發(fā)送端用來產(chǎn)生奇偶校驗位的在發(fā)送端用來產(chǎn)生奇偶校驗位的電路稱為奇偶位發(fā)生器。這個校驗位隨同信息一起發(fā)電路稱為奇偶位發(fā)生器。這個校驗位隨同信息一起發(fā)送，而在接收端加以檢測。如檢測到的奇偶位與規(guī)定送，而在接收端加以檢測

24、。如檢測到的奇偶位與規(guī)定的位數(shù)相符，說明沒錯，否則，就產(chǎn)生了錯誤。這個的位數(shù)相符，說明沒錯，否則，就產(chǎn)生了錯誤。這個在接收端用來檢測奇偶性的電路被稱為奇偶檢測器。在接收端用來檢測奇偶性的電路被稱為奇偶檢測器。設(shè)奇偶位發(fā)生器的輸入設(shè)奇偶位發(fā)生器的輸入4 4位二進制碼為：位二進制碼為：B B8 8B B4 4B B2 2B B1 1，輸出的奇偶位為輸出的奇偶位為P P，若采用若采用偶校驗偶校驗，則它們之間的真，則它們之間的真值表如下所示。值表如下所示。54B8 B4 B2 B1 P0000000011001010011001001010100110001111B8 B4 B2 B1 P100011

25、0010101001011111000110111110111110第二步：列四位二進制碼偶校驗奇偶發(fā)生器真值表第二步：列四位二進制碼偶校驗奇偶發(fā)生器真值表偶校驗55第三步：根據(jù)真值表寫出函數(shù)表達式第三步：根據(jù)真值表寫出函數(shù)表達式P=B8B4B2B1+ B8B4B2B1+ B8B4B2B1+ B8B4B2B1+ B8B4B2B1+ B8B4B2B1+ B8B4B2B1+ B8B4B2B1 =m1+m2+m4+m7+m8+m11+m13+m14第四步：第四步：通過卡諾圖將函數(shù)表達式進行簡化，通過卡諾圖將函數(shù)表達式進行簡化，并轉(zhuǎn)化成適當(dāng)?shù)男问?。并轉(zhuǎn)化成適當(dāng)?shù)男问健?6010110100101101

26、0B8B4B2B100 01 11 1000011110P=B1B2B4B857第五步第五步 根據(jù)函數(shù)表達式，畫出電路圖。根據(jù)函數(shù)表達式，畫出電路圖。=1B8B4=1=1B2B1P在發(fā)送端將在發(fā)送端將B8,B4,B2,B1B8,B4,B2,B1和和偶校驗奇偶發(fā)生器偶校驗奇偶發(fā)生器產(chǎn)生產(chǎn)生的校驗位的校驗位P P一同發(fā)送。在接收端需要安裝一個一同發(fā)送。在接收端需要安裝一個偶校驗檢偶校驗檢測器用以測器用以判斷判斷B8,B4,B2,B1,PB8,B4,B2,B1,P在傳輸過程中有沒有發(fā)生在傳輸過程中有沒有發(fā)生錯誤。如何設(shè)計偶校驗檢測器？錯誤。如何設(shè)計偶校驗檢測器？58=1B8B4=1=1B2B1=1P

27、F偶校驗檢測器P593.4.2 多輸出組合邏輯電路的設(shè)計例例 3.11 3.11 設(shè)計一個一位二進制半加器，該邏輯設(shè)計一個一位二進制半加器，該邏輯電路能對兩個一位二進制數(shù)進行相加，并產(chǎn)生電路能對兩個一位二進制數(shù)進行相加，并產(chǎn)生“和和”及及“進位進位”。第一步、分析：半加器是一個具有兩個輸入變第一步、分析：半加器是一個具有兩個輸入變量和兩個輸出的邏輯電路。其輸入變量是加數(shù)和被量和兩個輸出的邏輯電路。其輸入變量是加數(shù)和被加數(shù)，分別用加數(shù)，分別用A A和和B B表示表示; ;電路的輸出為電路的輸出為“和和”及及“進進位位”，分別用，分別用S SH H和和C CH H表示。由于該邏輯電路只將本位表示。

28、由于該邏輯電路只將本位的兩數(shù)相加，不考慮低位來的進位輸入，所以稱為的兩數(shù)相加，不考慮低位來的進位輸入，所以稱為半加器。半加器。60第二步：第二步：根據(jù)邏輯要求建立真值表。根據(jù)半加根據(jù)邏輯要求建立真值表。根據(jù)半加器的邏輯功能，列出半加器真值表。器的邏輯功能，列出半加器真值表。AB 0000000011111110SHCH自變量自變量函數(shù)函數(shù)61第三步：第三步：根據(jù)真值表寫出邏輯函數(shù)表達式根據(jù)真值表寫出邏輯函數(shù)表達式: : SH=AB+AB CH=AB 第四步：第四步：將函數(shù)表達式化簡，并轉(zhuǎn)換成適當(dāng)?shù)男问?，將函?shù)表達式化簡，并轉(zhuǎn)換成適當(dāng)?shù)男问剑鶕?jù)各種情況，分別畫出對應(yīng)的邏輯電路圖。根據(jù)各種情況，

29、分別畫出對應(yīng)的邏輯電路圖。 AABB10000000 00111111函數(shù)SH=AB+AB和CH=AB的卡諾圖62第五步第五步 畫出邏輯電路圖畫出邏輯電路圖（1 1）假設(shè)輸入原變量和反變量都存在，）假設(shè)輸入原變量和反變量都存在，并并用用“與與非非”門來實現(xiàn)邏輯函數(shù)，則函數(shù)表達門來實現(xiàn)邏輯函數(shù)，則函數(shù)表達式可寫成式可寫成 “ “與非與非與非與非”表達式：表達式： SH=AB+AB=ABABCH=AB631ABBASH CH64(2)(2)假如輸入端僅提供原變量，而無反變假如輸入端僅提供原變量，而無反變量輸入，并用量輸入，并用“與與非非”門實現(xiàn)邏輯函數(shù)，則門實現(xiàn)邏輯函數(shù)，則函數(shù)表達式可寫成：函數(shù)表

30、達式可寫成：SH=AB+AB = ABAB =A(A+B)B(A+B) =AABBAB CH=AB65ABSH1 CH66(3)(3)假如除假如除“與非與非”門外門外, ,還可以選用其它還可以選用其它邏輯門實現(xiàn)該邏輯函數(shù)邏輯門實現(xiàn)該邏輯函數(shù), ,則函數(shù)則函數(shù)S SH H和和C CH H的表達式的表達式可以寫成可以寫成: :CH=AB1=1CHSHBASH=AB+AB= AB67目前目前, ,半加器已做成小規(guī)模集成電半加器已做成小規(guī)模集成電路路, ,其邏輯符號如圖其邏輯符號如圖: :CoABSC68第一步、分析：第一步、分析：當(dāng)兩個本位的數(shù)相加時同當(dāng)兩個本位的數(shù)相加時同時考慮低位的稱為全加，實現(xiàn)

31、全加的邏輯電路時考慮低位的稱為全加，實現(xiàn)全加的邏輯電路稱為全加器。全加器有三個輸入稱為全加器。全加器有三個輸入, ,分別用分別用AiBiCi-1AiBiCi-1表示，兩個輸出：表示，兩個輸出： “ “和和”及及“進位進位”分別用分別用SiSi和和CiCi表示。表示。第二步、第二步、邏輯功能的真值表：邏輯功能的真值表： 3.12 3.12 設(shè)計一個一位全加器，它能將兩個一設(shè)計一個一位全加器，它能將兩個一位二進制數(shù)及來自低位的位二進制數(shù)及來自低位的“進位進位”進行相加，進行相加，并產(chǎn)生并產(chǎn)生“和和”及及“進位進位”。69 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0

32、 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1全加器的真值表自變量自變量函數(shù)70Si= Ai BiCi-1+ AiBiCi-1+AiBiCi-1+ AiBiCi-1Ci= AiBiCi-1+AiBi Ci-1+AiBiCi-1+ AiBiCi-1第三步：第三步：根據(jù)真值表寫出函數(shù)表達式根據(jù)真值表寫出函數(shù)表達式71第四步：第四步：畫出卡諾圖，化簡函數(shù)表達式，并轉(zhuǎn)畫出卡諾圖，化簡函數(shù)表達式，并轉(zhuǎn)換成適當(dāng)形式，畫出邏輯電路圖換成適當(dāng)形式，畫出邏輯電路圖 0 1 0 1 1 0 1 0 0 0 1 0 0 1 1 100000001

33、011111101011AiBiAiBi Ci-1Ci-1 SiCi72用卡諾圖簡化后用卡諾圖簡化后, ,函數(shù)函數(shù)SiSi和和CiCi的表達式為的表達式為: :Si=AiBiCi-1AiBiCi-1 AiBiCi-1 AiBiCi-1Ci=AiBi Ai Ci-1 BiCi-1 73&AiBiCi-1AiBiCi-1AiBiCi-1AiBiCi-1SiAiBiAiBiCi-1Ci-1Ci用“與非”門構(gòu)成的全加器74若用若用“異或異或”門等門電路來實現(xiàn)全加門等門電路來實現(xiàn)全加器器, ,全加器的函數(shù)表達式需作如下變換全加器的函數(shù)表達式需作如下變換: :Si=AiBiCi-1AiBiCi-1

34、 AiBiCi-1 AiBiCi-1 =Ai(BiCi-1BiCi-1)Ai(BiCi-1BiCi-1) =Ai(BiCi-1 )Ai(Bi Ci-1)=AiBiCi-175Ci=AiBiCi-1AiBiCi-1AiBiCi-1AiBiCi-1 =(AiBiAiBi)Ci-1AiBi(Ci-1Ci-1)=(AiBi)Ci-1+AiBi=(AiBi)Ci-1+AiBi=(AiBi)Ci-1AiBi76&=1=1BiAiCi-1SiCi用“異或”門和“與非”門構(gòu)成的全加器77全加器的邏輯功能也可用半加器來實全加器的邏輯功能也可用半加器來實現(xiàn)現(xiàn), ,在這種情況下在這種情況下,Ai,Bi,Ai

35、,Bi和和Ci-1Ci-1三個數(shù)相三個數(shù)相加可看成先對加可看成先對AiAi和和BiBi進行半加進行半加, ,產(chǎn)生的產(chǎn)生的“和和”再與低位的進位再與低位的進位Ci-1Ci-1進行半加進行半加, ,從從而產(chǎn)生全加而產(chǎn)生全加“和和”。而全加器的進位則可由兩次半加產(chǎn)生而全加器的進位則可由兩次半加產(chǎn)生的的進位進位來形成。由此可列出全加來形成。由此可列出全加和和及及進位進位的表達式：的表達式：78 SHiCi-1Si=AiBiCi-1AiBiCi-1 AiBiCi-1 AiBiCi-1Ci=AiBiCi-1AiBiCi-1 AiBiCi-1 AiBiCi-1 =(AiBiAiBi)Ci-1 AiBi(Ci

36、-1 Ci-1) =(AiBiAiBi)Ci-1 ( AiBi AiBi)Ci-1 =(AiBiAiBi)Ci-1 ( AiBi AiBi)Ci-1 =SHiCi-1 =SHiCi-1+AiBi =SHiCi-1+CHi79 Co Co1CHiSHiAiBiSi CiCi-1Shi Ci-1SHiCi-1SHiCi-1 AiBi用半加器構(gòu)成全加器用半加器構(gòu)成全加器Ci-180CI CoBiAiCi-1CiSi全加器的邏輯符號全加器的邏輯符號81 有競爭現(xiàn)象不一定都會產(chǎn)生冒險。冒險產(chǎn)生的主要原因有競爭現(xiàn)象不一定都會產(chǎn)生冒險。冒險產(chǎn)生的主要原因在于信號傳輸經(jīng)歷的門的級數(shù)、路徑不同，因而到達某一點在

37、于信號傳輸經(jīng)歷的門的級數(shù)、路徑不同，因而到達某一點的時間不同的時間不同 。3.5 組合邏輯電路的競爭與冒險82競爭冒險的分類從引起冒險的具體原因上，冒險可以分為從引起冒險的具體原因上，冒險可以分為函數(shù)冒險和邏輯冒險。函數(shù)冒險和邏輯冒險。當(dāng)多個輸入變量發(fā)生變化時，常常會發(fā)生當(dāng)多個輸入變量發(fā)生變化時，常常會發(fā)生函數(shù)冒險，函數(shù)冒險是邏輯函數(shù)本身固有的。函數(shù)冒險，函數(shù)冒險是邏輯函數(shù)本身固有的。當(dāng)單個輸入變量改變時，可能出現(xiàn)邏輯冒當(dāng)單個輸入變量改變時，可能出現(xiàn)邏輯冒險。險。83函數(shù)冒險的消除避免函數(shù)冒險的最簡單的方法是同一時刻避免函數(shù)冒險的最簡單的方法是同一時刻只允許單個輸入變量發(fā)生變化，或者采用取樣只

38、允許單個輸入變量發(fā)生變化，或者采用取樣的辦法（即引入同步時鐘）。的辦法（即引入同步時鐘）。84F=AB+ACDEG當(dāng)B=C=1時,F=A+A邏輯冒險現(xiàn)象853.5.2 邏輯冒險的判別、代數(shù)判別法、代數(shù)判別法若函數(shù)表達式中某個變量若函數(shù)表達式中某個變量X X同時以原變量同時以原變量和反變量形式存在，則將函數(shù)表達式中其他變和反變量形式存在，則將函數(shù)表達式中其他變量的各種取值依次代入，只保留被研究的變量量的各種取值依次代入，只保留被研究的變量X X，看函數(shù)表達式是否能變換成，看函數(shù)表達式是否能變換成X+XX+X或或XXXX的形的形式，若函數(shù)表達式出現(xiàn)以上形式，則說明該邏式，若函數(shù)表達式出現(xiàn)以上形式，

39、則說明該邏輯電路有可能產(chǎn)生冒險。輯電路有可能產(chǎn)生冒險。86我們研究A變量，則將BC為00、01、10 、11分別代入函數(shù)表達式求得如下各種情況： BC=00時，F(xiàn)=A； BC=01時，F(xiàn)=A； BC=10時，F(xiàn)=A； BC=11時，F(xiàn)=A+A。結(jié)論：當(dāng)BC為11時，若變量A改變狀態(tài)，可能使邏輯電路產(chǎn)生偏1型冒險。例如，給定組合邏輯電路的邏輯函數(shù)為 F=AC+AB+AC87如果研究C變量，則將AB為00、01、10 、11分別代入函數(shù)表達式求得如下各種情況： AB=00時，F(xiàn)=C； AB=01時，F(xiàn)=1+C； AB=10時，F(xiàn)=C； AB=11時，F(xiàn)=C。結(jié)論：當(dāng)AB為任何值時，無論變量C改變何

40、種狀態(tài)，都不可能使邏輯電路產(chǎn)生任何冒險。88如果研究B變量，則將AC為00、01、10 、11分別代入函數(shù)表達式求得如下各種情況：AC=00時，F(xiàn)=1+B；AC=01時，F(xiàn)=B；AC=10時，F(xiàn)=0；AC=11時，F(xiàn)=1。結(jié)論：當(dāng)AC為任何值時，無論變量B改變何種狀態(tài)，都不可能使邏輯電路產(chǎn)生任何冒險。892 2、卡諾圖判別法、卡諾圖判別法將函數(shù)用卡諾圖表示，并畫出與函數(shù)表達將函數(shù)用卡諾圖表示，并畫出與函數(shù)表達式中式中“與與”項對應(yīng)的卡諾圈，若發(fā)現(xiàn)兩個卡諾項對應(yīng)的卡諾圈，若發(fā)現(xiàn)兩個卡諾圈相切，即兩個卡諾圈之間存在被不同卡諾圈圈相切，即兩個卡諾圈之間存在被不同卡諾圈包含的相鄰最小項，該邏輯電路就可

41、能產(chǎn)生冒包含的相鄰最小項，該邏輯電路就可能產(chǎn)生冒險。險。90 0 0 1 0 1 1 1 0 1 1 0 0 1 1 0 00001111000 01 11 10ABCD例如例如 ，某邏輯電路對應(yīng)的函數(shù)表達式為，某邏輯電路對應(yīng)的函數(shù)表達式為F=AD+AC+ABCF=AD+AC+ABC將其表示在卡諾圖上，并畫出函數(shù)表達式中各與將其表示在卡諾圖上，并畫出函數(shù)表達式中各與項對應(yīng)的卡諾圖項對應(yīng)的卡諾圖發(fā)現(xiàn)發(fā)現(xiàn)m5m5和和m13m13是相鄰而屬于兩個是相鄰而屬于兩個卡諾圈的最小項。卡諾圈的最小項。這兩個卡諾圈相切，這兩個卡諾圈相切，可能產(chǎn)生冒險。可能產(chǎn)生冒險。913.5.3邏輯冒險的消除例如，給定邏輯電

42、路的函數(shù)表達式為例如，給定邏輯電路的函數(shù)表達式為F=AB+ACF=AB+AC該函數(shù)表示在卡諾圖上，如圖該函數(shù)表示在卡諾圖上，如圖 0 0 1 0 1 1 1 0ABC0100 01 11 10由圖看出，若將由圖看出，若將m5m5和和m7m7組成與項組成與項BC,BC,則則這個與項就是冗余項。這個與項就是冗余項。92加上加上BC BC 后，函數(shù)表達式變成后，函數(shù)表達式變成F=AB+AC+BCF=AB+AC+BC由于變量由于變量A A具備競爭條件，將具備競爭條件，將BCBC的各種取值的各種取值組合代入函數(shù)表達式中，則組合代入函數(shù)表達式中，則當(dāng)當(dāng)BC=00BC=00時，時，F(xiàn)=0;F=0;當(dāng)當(dāng)BC=

43、01BC=01時，時，F(xiàn)=A;F=A;當(dāng)當(dāng)BC=10BC=10時，時，F(xiàn)=A;F=A;當(dāng)當(dāng)BC=11BC=11時，時，F(xiàn)=1;F=1;可見，加入可見，加入BCBC后，消除了可能出現(xiàn)的冒險。后，消除了可能出現(xiàn)的冒險。93&CBABF1其對應(yīng)的 邏輯電路如圖所示：F=AB+AC+BC94典型中、大規(guī)模集成電路介紹極典型中、大規(guī)模集成電路介紹極其在設(shè)計實現(xiàn)邏輯功能中的應(yīng)用其在設(shè)計實現(xiàn)邏輯功能中的應(yīng)用951、超前進位加法器7428396例例1 1、設(shè)計一個將、設(shè)計一個將8421BCD8421BCD碼轉(zhuǎn)換碼轉(zhuǎn)換為余為余3 3碼的代碼轉(zhuǎn)換電路。碼的代碼轉(zhuǎn)換電路。97第一種方法：用基本門電路實現(xiàn)（小

44、規(guī)模集成電路）解：第一步分析，因為要將解：第一步分析，因為要將84218421BCDBCD碼轉(zhuǎn)碼轉(zhuǎn)換成余換成余3 3代碼，所以代碼轉(zhuǎn)換電路有代碼，所以代碼轉(zhuǎn)換電路有4 4個輸入和個輸入和4 4個輸出，由于四位二進制碼有個輸出，由于四位二進制碼有1616種不同組合，種不同組合，但無論但無論84218421BCDBCD碼或余碼或余3 3代碼都只使用其中的十代碼都只使用其中的十種組合，因而有六種組合是不許出現(xiàn)的，如果種組合，因而有六種組合是不許出現(xiàn)的，如果用用A A、B B、C C、D D分別表示分別表示84218421BCDBCD碼的碼的4 4個輸入數(shù)個輸入數(shù)位，位，W W、X X、Y Y、Z Z

45、分別表示余分別表示余3 3碼的碼的4 4個輸出數(shù)位，個輸出數(shù)位，則它們的邏輯關(guān)系真值表如下所示：則它們的邏輯關(guān)系真值表如下所示：98A B CDWXYZ00000011000101000010010100110110010001110101100001101001011110101000101110011100第二步建立真值表第二步建立真值表99ABCDW XYZ1010dddd1011dddd1100dddd1101dddd1110dddd1111dddd(續(xù)上頁)100第三步第三步 根據(jù)真值表列出函數(shù)表達式根據(jù)真值表列出函數(shù)表達式n由表列出各函數(shù)表達式 W( A,B,C,D)=m(5,6,

46、7,8,9)+ d(10,11,12,13,14,15) X( A,B,C,D)=m(1,2,3,4,9)+ d (10,11,12,13,14,15) Y( A,B,C,D)=m(0,3,4,7,8)+ d (10,11,12,13,14,15) Z( A,B,C,D)=m(0,2,4,6,8)+ d (10,11,12,13,14,15) 101第四步化簡函數(shù)表達式第四步化簡函數(shù)表達式將上述函數(shù)分別表示在卡諾圖上，如圖將上述函數(shù)分別表示在卡諾圖上，如圖0 0d101d101dd01dd01d010d110dd10ddABCDABCD00 01 11 10000000 01 01 01 10

47、 10 1011 11 11 W= A+BC+BDX= BC+BD+BC D1021 1d100d011dd00dd11d100d000dd11ddABCDABCD00 01 11 10000000 01 01 01 10 10 1011 11 11 Y= CD+C DZ= D第五步畫出對應(yīng)的邏輯電路圖第五步畫出對應(yīng)的邏輯電路圖103&YXWZCBCDADB從8421到余三代碼的轉(zhuǎn)換電路。104l第二種方法：8421BCD碼加3（0011）就得到余3碼，因此，可以利用加法器實現(xiàn)。74283F4 F3 F2 F1FC4 A4 A3 A2 A1 B4 B3 B2 B1 C000 0 1 1

48、余3碼BCD碼105 在數(shù)字系統(tǒng)中，常常要對兩個數(shù)進行在數(shù)字系統(tǒng)中，常常要對兩個數(shù)進行比較。兩個數(shù)的比較是一種邏輯運算，它比較。兩個數(shù)的比較是一種邏輯運算，它確定其中一個數(shù)是大于、小于還是等于另確定其中一個數(shù)是大于、小于還是等于另一個數(shù)。用來比較一個數(shù)。用來比較A A和和B B兩個正數(shù)而確定其兩個正數(shù)而確定其相對大小的邏輯電路稱為數(shù)值比較器。常相對大小的邏輯電路稱為數(shù)值比較器。常用的中規(guī)模集成電路數(shù)值比較器有四位數(shù)用的中規(guī)模集成電路數(shù)值比較器有四位數(shù)值比較器和八位比較器等。值比較器和八位比較器等。2、數(shù)值比較器106集成數(shù)字比較器7485107例2、比較兩個8位二進制數(shù) 設(shè)比較的兩個二進制數(shù)為

49、設(shè)比較的兩個二進制數(shù)為A A和和B B。 用四位數(shù)值比較器實現(xiàn)兩個八位二進制數(shù)的比較，用四位數(shù)值比較器實現(xiàn)兩個八位二進制數(shù)的比較，需將八位數(shù)分成高四位和低四位兩組，分別接至低需將八位數(shù)分成高四位和低四位兩組，分別接至低位數(shù)值比較器和高位數(shù)值比較器，再將低位數(shù)值比位數(shù)值比較器和高位數(shù)值比較器，再將低位數(shù)值比較器和高位數(shù)值比較器以串聯(lián)方式級聯(lián)起來，如圖較器和高位數(shù)值比較器以串聯(lián)方式級聯(lián)起來，如圖所示。所示。1081096.3 譯碼器譯碼器 譯碼器是組合邏輯電路的一個重要的器譯碼器是組合邏輯電路的一個重要的器件，可以分為：變量譯碼和顯示譯碼兩類。件，可以分為：變量譯碼和顯示譯碼兩類。變量譯碼一般是一種較少輸入變?yōu)檩^多輸出變量譯碼一般是一種較少輸入變?yōu)檩^多輸出的器件，一般分為的器件，一般分為2 2n n譯碼和譯碼和8421BCD8421BCD碼譯碼碼譯碼兩類；顯示譯碼主要解決二進制數(shù)顯示成對兩類；顯示譯碼主要解決二進制數(shù)顯示成對應(yīng)的十、或十六進制數(shù)的轉(zhuǎn)換功能，一般分應(yīng)的十、或十六進制數(shù)的轉(zhuǎn)換功能，一般分為驅(qū)動為驅(qū)動LEDLED和驅(qū)動和驅(qū)動LCDLCD兩類。兩類。110n 變量譯碼變量譯碼 n變量譯碼器是一個將變量譯碼器是一個將n個輸入變?yōu)閭€輸入變?yōu)?n個輸出的多輸出端的組合邏輯電路。其個輸出的多輸出端的組合邏輯電路。其模型可用下圖來表示，其是輸入變化的模型可用下圖來表