Altera FPGA和 XilinxFPGA引腳功能詳解

1、引腳功能詳細(xì)介紹注：技術(shù)交流用，希望對大家有所幫助。 IO_LXXY_# 用戶IO引腳XX代表某個Bank內(nèi)唯一的一對引腳，Y=P|N代表對上升沿還是下降沿敏感，#代表bank號2. IO_LXXY_ZZZ_# 多功能引腳ZZZ代表在用戶IO的基本上添加一個或多個以下功能。Dn：I/O（在readback期間），在selectMAP或者BPI模式下，D15:0配置為數(shù)據(jù)口。在從SelectMAP讀反饋期間，如果RDWR_B=1，則這些引腳變成輸出口。配置完成后，這些引腳又作為普通用戶引腳。D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是數(shù)據(jù)的最低位，在

2、Bit-serial模式下，DIN是信號數(shù)據(jù)的輸入；在SPI模式下，MISO是主輸入或者從輸出；在SPI*2或者SPI*4模式下，MISO1是SPI總線的第二位。D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是數(shù)據(jù)總線的低位；在SPI*4模式下，MISO2和MISO3是SPI總線的MSBs。An：O，A25:0為BPI模式的地址位。配置完成后，變?yōu)橛脩鬒/O口。AWAKE：O，電源保存掛起模式的狀態(tài)輸出引腳。SUSPEND是一個專用引腳，AWAKE是一個多功能引腳。除非SUSPEND模式被使能，AWAKE被用作用戶I/O。MOSI_CSI_B_MISO0：I/O，在SPI模式

3、下，主輸出或者從輸入；在SelectMAP模式下，CSI_B是一個低電平有效的片選信號；在SPI*2或者SPI*4的模式下，MISO0是SPI總線的第一位數(shù)據(jù)。FCS_B：O，BPI flash 的片選信號。FOE_B：O，BPI flash的輸出使能信號FWE_B：O，BPI flash 的寫使用信號LDC：O，BPI模式配置期間為低電平HDC：O，BPI模式配置期間為高電平CSO_B：O，在并口模式下，工具鏈片選信號。在SPI模式下，為SPI flsah片選信號。IRDY1/2,TRDY1/2：O，在PCI設(shè)計(jì)中，以LogiCORE IP方式使用。DOUT_BUSY：O，在SelectMA

4、P模式下，BUSY表示設(shè)備狀態(tài)；在位串口模式下，DOUT提供配置數(shù)據(jù)流。RDWR_B_VREF：I，在SelectMAP模式下，這是一個低電平有效的寫使能信號；配置完成后，如果需要，可以在BANK2中做為Vref。HSWAPEN：I，在配置之后和配置過程中，低電平使用上拉。INIT_B：雙向，開漏，低電平表示配置內(nèi)存已經(jīng)被清理；保持低電平，配置被延遲；在配置過程中，低電平表示配置數(shù)據(jù)錯誤已經(jīng)發(fā)生；配置完成后，可以用來指示POST_CRC狀態(tài)。SCPn：I，掛起控制引腳SCP7:0，用于掛起多引腳喚醒特性。CMPMOSI，CMPMISO，CMPCLK：N/A，保留。M0，M1：I，配置模式選擇。

5、M0=并口（0）或者串口（1），M1=主機(jī)（0）或者從機(jī)（1）。CCLK：I/O，配置時鐘，主模式下輸出，從模式下輸入。USERCCLK：I，主模式下，可行用戶配置時鐘。GCLK：I，這些引腳連接到全局時鐘緩存器，在不需要時鐘的時候，這些引腳可以作為常規(guī)用戶引腳。VREF_#：N/A，這些是輸入臨界電壓引腳。當(dāng)外部的臨界電壓不必要時，他可以作為普通引腳。當(dāng)做作bank內(nèi)參考電壓時，所有的VRef都必須被接上。3. 多功能內(nèi)存控制引腳M#DQn：I/O，bank#內(nèi)存控制數(shù)據(jù)線D15:0M#LDQS：I/O，bank#內(nèi)存控制器低數(shù)據(jù)選通腳M#LDQSN：I/O，bank#中內(nèi)存控制器低數(shù)據(jù)選通

6、NM#UDQS：I/O，bank#內(nèi)存控制器高數(shù)據(jù)選通腳M#UDQSN：I/O，bank#內(nèi)存控制器高數(shù)據(jù)選通NM#An：O，bank#內(nèi)存控制器地址線A14:0M#BAn：O，bank#內(nèi)存控制bank地址BA2:0M#LDM：O，bank#內(nèi)存控制器低位掩碼M#UDM：O，bank#內(nèi)存控制器高位掩碼M#CLK：O，bank#內(nèi)存控制器時鐘M#CLKN：O，bank#內(nèi)存控制器時鐘，低電平有效M#CASN：O，bank#內(nèi)存控制器低電平有效行地址選通M#RASN：O，bank#內(nèi)存控制器低電平有效列地址選通M#ODT：O，bank#內(nèi)存控制器外部內(nèi)存的終端信號控制M#WE：O，bank#內(nèi)

7、存控制器寫使能M#CKE：O，bank#內(nèi)存控制器時鐘使能M#RESET：O，bank#內(nèi)存控制器復(fù)位4. 專用引腳DONE_2：I/O，DONE是一個可選的帶有內(nèi)部上拉電阻的雙向信號。作為輸出，這個引腳說明配置過程已經(jīng)完成；作為輸入，配置為低電平可以延遲啟動。PROGRAM_B_2：I，低電平異步復(fù)位邏輯。這個引腳有一個默認(rèn)的弱上拉電阻。SUSPEND：I，電源保護(hù)掛起模式的高電平有效控制輸入引腳。SUSPEND是一個專用引腳，而AWAKE是一個復(fù)用引用。必須通過配置選項(xiàng)使能。如果掛起模式?jīng)]有使用，這個引腳接地。TCK：I，JTAG邊界掃描時鐘。TDI：I，JTAG邊界掃描數(shù)據(jù)輸入。TDO：

8、O，JTAG邊界掃描數(shù)據(jù)輸出。TMS：I，JTAG邊界掃描模式選擇5. 保留引腳NC：N/A，CMPCS_B_2：I，保留，不接或者連VCCO_26. 其它GND：VBATT：RAM內(nèi)存?zhèn)浞蓦娫?。一旦VCCAUX應(yīng)用了，VBATT可以不接；如果KEY RAM沒有使用，推薦把VBATT接到VCCAUX或者GND，也可以不接。VCCAUX：輔助電路電源引腳VCCINT：內(nèi)部核心邏輯電源引腳VCCO_#：輸出驅(qū)動電源引腳VFS：I，（LX45不可用）編程時，key EFUSE電源供電引腳。當(dāng)不編程時，這個引腳的電壓應(yīng)該限制在GND到3.45V；當(dāng)不使用key EFUSE時，推薦把該引腳連接到VCCA

9、UX或者GND，懸空也可以。RFUSE：I，（LX45不可用）編程時，key EFUSE接地引腳。當(dāng)不編程時或者不使用key EFUSE時，推薦把該引腳連接到VCCAUX或者GND，然而，也可以懸空。7.GTP 引腳MGTAVCC：收發(fā)器混合信號電路電源引腳MGTAVTTTX，MGTAVTTRX：發(fā)送，接收電路電源引腳MGTAVTTRCAL：電阻校正電路電源引腳MGTAVCCPLL0，MGTAVCCPLL1：鎖相環(huán)電源引腳MGTREFCLK0/1P，MGTREFCLK0/1N:差分時鐘正負(fù)引腳MGTRREF:內(nèi)部校準(zhǔn)終端的精密參考電阻引腳MGTRXP1:0，MGTRXN1:0:差分接收端口MG

10、TTXP1:0，MGTTXN1:0:差分發(fā)送端口· 1.   Spartan-6系列封裝概述Spartan-6系列具有低成本、省空間的封裝形式，能使用戶引腳密度最大化。所有Spartan-6 LX器件之間的引腳分配是兼容的，所有Spartan-6 LXT器件之間的引腳分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT器件之間的引腳分配是不兼容的。表格 1Spartan-6系列FPGA封裝 2.   Spartan-6系列引腳分配及功能詳述Spartan-6系列有自己的專用引腳，這些引腳是不能作為Select IO使

11、用的，這些專用引腳包括：專用配置引腳，表格2所示 GTP高速串行收發(fā)器引腳，表格3所示 表格 2Spartan-6 FPGA專用配置引腳          注意：只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引腳。表格 3Spartan-6器件GTP通道數(shù)目       注意：LX75T在FG(G)484 和 CS(G)484中封裝4個GTP通道，而在FG(G)676中封裝了8個G

12、TP通道；LX100T在FG(G)484 和 CS(G)484中封裝4個GTP通道，而在FG(G)676 和 FG(G)900中封裝了8個GTP通道。如表4，每一種型號、每一種封裝的器件的可用IO引腳數(shù)目不盡相同，例如對于LX4 TQG144器件，它總共有引腳144個，其中可作為單端IO引腳使用的IO個數(shù)為102個，這102個單端引腳可作為51對差分IO使用，另外的32個引腳為電源或特殊功能如配置引腳。表格 4Spartan6系列各型號封裝可用的IO資源匯總 表格 5引腳功能詳述引腳名方向描述User I/O PinsIO_LXXY_#Input/OutputIO表示這是一個具有輸入

13、輸出功能的引腳，XX表示該引腳在其Bank內(nèi)的惟一標(biāo)識，Y表示是差分引腳的P還是N引腳Multi-Function PinsIO_LXXY_ZZZ_#Zzz代表該引腳除IO功能之外的其他功能，DnInput/Output(during readback)在SelectMAP/BPI模式中，D0D15是用于配置操作的數(shù)據(jù)引腳，在從SelectMAP的回讀階段，當(dāng)RDWR_B為低電平時，Dn為輸出引腳，在配置過程結(jié)束后，該引腳可作為通用IO口使用D0_DIN_MISO_MISO1Input在Bit-serial模式中，DIN是惟一的數(shù)據(jù)輸入引腳；在SPI模式中，MISO是主輸入從輸出引腳；在SPI

14、 x2 or x4模式中，MISO1是SPI總線的第二根數(shù)據(jù)線；D1_MISO2,D2_MISO3Input在SelectMAP/BPI模式中，D1、D2是配置數(shù)據(jù)線的低2bit；在SPIx4 模式中，MISO2和MISO3是SPI總線的數(shù)據(jù)線的高2bitAnOutput在BPI模式中A0A25是輸出地址線，配置完成后，它們可作為普通IO使用AWAKEOutput掛起模式中的狀態(tài)輸出引腳，如果沒有使能掛起模式，該引腳可作為普通IO引腳MOSI_CSI_B_MISO0Input/Output在SPI配置模式中的主輸出從輸入引腳；在SelectMAP模式中，CSI_B是低有效的Flash片選信號；

15、在SPI x2 or x4模式中，這是最低數(shù)據(jù)線FCS_BOutput在BPI模式中，BPI flash的片選信號FOE_BOutput在BPI模式中，BPI flash的輸出使能FWE_BOutput在BPI模式中，BPI flash寫使能LDCOutput在BPI模式中，在配置階段LDC保持低電平HDCOutput在BPI模式中，在配置階段HDC保持低電平CSO_BOutput在SelectMAP/BPI模式中，菊花鏈片選信號；在SPI模式中，是SPI Flash的片選信號；IRDY1/2,TRDY1/2Output使用PCI 的IP Core時，它們作為IRDY和TRDY信號DOUT_B

16、USYOutput在SelectMAP模式中，BUSY表示設(shè)備狀態(tài)；在Bit-serial模式中，DOUT輸出數(shù)據(jù)給菊花鏈下游的設(shè)備RDWR_B_VREFInput在SelectMAP模式中，RDWR_B是低有效的寫使能信號；配置完成后，可當(dāng)做普通IO使用HSWAPENInput當(dāng)是低電平時，在配置之前將所有IO上拉INIT_BBidirectional(open-drain)低電平表示配置存儲器是空的；當(dāng)被拉低時，配置將被延時；如果在配置過程中變低，表示在配置過程中出現(xiàn)了錯誤；當(dāng)配置結(jié)束后，這個引腳表示POST_CRC錯誤；SCPnInputSCP0-SCP7是掛起控制引腳CMPMOSI,C

17、MPMISO,CMPCLKN/A保留為將來使用，可用作普通IOM0, M1Input配置模式，M0=0表示并行配置模式，M0=1表示串行配置模式；M1=0表示主模式，M1=1表示從模式CCLKInput/Output配置時鐘，主模式下是輸出時鐘，從模式下是輸入時鐘USERCCLKInput主模式下可選的的用戶輸入配置時鐘GCLKInput全局時鐘引腳，它們可當(dāng)做普通IO使用VREF_#N/A參考門限時鐘引腳，當(dāng)不用時可作為普通IO使用Multi-Function Memory Controller PinsM#DQnInput/Output#Bank的存儲控制器數(shù)據(jù)線M#LDQSInput/O

18、utput#Bank的存儲控制器數(shù)據(jù)使能引腳M#LDQSNInput/Output#Bank的存儲控制器數(shù)據(jù)使能引腳NM#UDQSInput/Output#Bank的存儲控制器高位數(shù)據(jù)使能M#UDQSNInput/Output#Bank的存儲控制器高位數(shù)據(jù)使能NM#AnOutput#Bank的存儲控制器地址線A0:14M#BAnOutput#Bank的存儲控制器塊地址線BA0:2M#LDMOutput#Bank的存儲控制器低數(shù)據(jù)屏蔽M#UDMOutput#Bank的存儲控制器高數(shù)據(jù)屏蔽M#CLKOutput#Bank的存儲控制器時鐘M#CLKNOutput#Bank的存儲控制器時鐘NM#CAS

19、NOutput#Bank的存儲控制器列地址使能M#RASNOutput#Bank的存儲控制器行地址使能M#ODTOutput#Bank的存儲控制器終端電阻控制M#WEOutput#Bank的存儲控制器寫使能M#CKEOutput#Bank的存儲控制器時鐘使能M#RESETOutput#Bank的存儲控制器復(fù)位Dedicated PinsDONE_2Input/Output帶可選上拉電阻的雙向信號，作為輸出，它代表配置過程的完成；作為輸入，拉低可用來延遲啟動PROGRAM_B_2Input異步復(fù)位配置邏輯SUSPENDInput高電平使芯片進(jìn)入掛起模式TCKInputJTAG邊界掃描時鐘TDII

20、nputJTAG邊界掃描數(shù)據(jù)輸入TDOOutputJTAG邊界掃描數(shù)據(jù)輸出TMSInputJTAG邊界掃描模式Reserved PinsNCN/A未連接引腳CMPCS_B_2Input保留引腳，不連接或接VCCO_2Other PinsGNDN/A地VBATTN/A只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T芯片，解碼關(guān)鍵存儲器備用電源；若不使用關(guān)鍵存儲器，則可將之連接VCCAUX、GND或者直接不連接VCCAUXN/A輔助電路的供電電源VCCINTN/A內(nèi)部核邏輯資源VCCO_#N/A#Bank的輸出驅(qū)動器供電電源VFSInput只存在于LX75,

21、 LX75T, LX100, LX100T, LX150,和LX150T芯片；解碼器key EFUSE編程過程使用的供電電源，若不使用關(guān)鍵熔絲，則將該引腳連接到VCCAUX、GND或者直接不連接RFUSEInput只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T；用于編程的解碼器key EFUSE電阻，如果不編程或者不使用key EFUSE，則將該引腳連接到VCCAUX、GND或者直接不連接3.   Spartan-6系列GTP Transceiver引腳引腳名方向描述GTP Transceiver PinsMGTAVCCN/A收發(fā)器

22、混合電路供電電源MGTAVTTTX,MGTAVTTRXN/ATX、RX電路供電電源MGTAVTTRCALN/A電阻校準(zhǔn)電路供電電源MGTAVCCPLL0MGTAVCCPLL1N/APLL供電電源MGTREFCLK0/1PInput正極參考時鐘MGTREFCLK0/1NInput負(fù)極參考時鐘MGTRREFInput內(nèi)部校準(zhǔn)電路的精密參考電阻MGTRXP0:1Input收發(fā)器接收端正極MGTRXN0:1Input收發(fā)器接收端負(fù)極MGTTXP0:1Output收發(fā)器發(fā)送端正極MGTTXN0:1Output收發(fā)器發(fā)送端負(fù)極如表6所示，對LX25T，LX45T而言，只有一個GTP Transceiver

23、通道，它的位置是X0Y0，所再Bank號為101；其他信號GTP Transceiver的解釋類似。表格 6GTP Transceiver所在Bank編號 關(guān)于XILINX FPGA中VRP/VRN管腳的使用XILINX公司的Virtex系列FPGA芯片上，每個BANK都有一對VRP/VRN管腳。VRP/VRN管腳是一對多功能管腳，當(dāng)一個BANK使用到某些DCI（Digitally Controlled Impedance）接口電平標(biāo)準(zhǔn)時，需要通過該BANK的VRP/VRN管腳接入?yún)⒖茧娮琛４藭r，VRN通過一個參考電阻R上拉到Vcco，VRP通過一個參考電阻R下拉到地。VRP/VRN

24、管腳提供一個參考電壓供DCI內(nèi)部電路使用，DCI內(nèi)部電路依據(jù)此參考電壓調(diào)整IO輸出阻抗與外部參考電阻R匹配。當(dāng)使用到DCI級聯(lián)時，僅主BANK（master）需要通過VRP/VRN提供參考電壓，從BANK（slave）不需要使用VRP/VRN，從BANK的VRP/VRN管腳可當(dāng)成普通管腳使用。當(dāng)VRP/VRN不用于DCI功能時，可用于普通管腳。         不需要VRP/VRN外接參考電阻的DCI輸出接口電平標(biāo)準(zhǔn)有：       &

25、#160;         HSTL_I_DCI                 HSTL_III_DCI                 HSTL_I_DCI_18   

26、;              HSTL_III_DCI_18                 SSTL2_I_DCI                

27、SSTL18_I_DCI                 SSTL15_DCI         不需要VRP/VRN外接參考電阻的DCI輸入接口電平標(biāo)準(zhǔn)有：                 LVDCI

28、_15                 LVDCI_18                 LVDCI_25             

29、0;   LVDCI_DV2_15                 LVDCI_DV2_18                 LVDCI_DV2_25Altera FPGA引腳定義用戶I/O：通用輸入輸出引腳。配置管腳：MSEL1:0 用于選擇配置模式，比如A

30、S、PS等。DATA0 FPGA串行數(shù)據(jù)輸入，連接到配置器件的串行數(shù)據(jù)輸出管腳。DCLK FPGA串行時鐘輸出，為配置器件提供串行時鐘。nCSO（I/O）FPGA片選信號輸出，連接到配置器件的nCS管腳。ASDO（I/O）FPGA串行數(shù)據(jù)輸出，連接到配置器件的ASDI管腳。nCEO 下載鏈期間始能輸出。在一條下載鏈中，當(dāng)?shù)谝粋€器件配置完成后，此信號將始能下一個器件開始進(jìn)行配置。下載鏈上最后一個器件的nCEO懸空。nCE 下載鏈器件始能輸入，連接到上一個器件的nCEO，下載鏈的最后一個器件nCE接地。nCNFIG 用戶模式配置起始信號。nSTATUS 配置狀態(tài)信號。CONF_DONE 配置結(jié)束信

31、號。電源管腳：VCCINT 內(nèi)核電壓。130nm為1.5V，90nm為1.2VVCCIO 端口電壓。一般為3.3V，還可以支持多種電壓，5V、1.8V、1.5VVREF 參考電壓GND 信號地                     時鐘管腳：VCC_PLL PLL管腳電壓，直接連VCCIOVCCA_PLL PLL模擬電壓，截止通過濾波器接到VCCINT上GNDA_PLL PLL模擬地G

32、NDD_PLL PLL數(shù)字地CLKn PLL時鐘輸入PLLn_OUT PLL時鐘輸出特殊管腳：VCCPD 用于尋則驅(qū)動VCCSEL 用于控制配置管腳和PLL相關(guān)的輸入緩沖電壓PROSEL 上電復(fù)位選項(xiàng)NIOPULLUP 用于控制配置時所使用的用戶I/O的內(nèi)部上拉電阻是否工作TEMPDIODEN 用于關(guān)聯(lián)溫度敏感二極管*1/1.I/O,ASDO在AS 模式下是專用輸出腳，在PS 和JTAG 模式下可以當(dāng)I/O 腳來用。在AS 模式下，這個腳是CII 向串行配置芯片發(fā)送控制信號的腳。也是用來從配置芯片中讀配置數(shù)據(jù)的腳。在AS 模式下,ASDO 有一個內(nèi)部的上拉電阻，一直有效，配置完成后，該腳就變成

33、三態(tài)輸入腳。ASDO 腳直接接到配置芯片的ASDI 腳（第5 腳）。2/2.I/O,nCSO在AS 模式下是專用輸出腳，在PS 和JTAG 模式下可以當(dāng)I/O 腳來用.在AS 模式下，這個腳是CII 用來給外面的串行配置芯片發(fā)送的使能腳。在AS 模式下,ASDO 有一個內(nèi)部的上拉電阻，一直有效。這個腳是低電平有效的。直接接到配置芯片的/CS 腳（第1 腳）。3/3.I/O,CRC_ERROR當(dāng)錯誤檢測CRC 電路被選用時，這個腳就被作為CRC_ERROR 腳，如果不用默認(rèn)就用來做I/O。但要注意，這個腳是不支持漏極開路和反向的。當(dāng)它作為CRC_ERROR 時，高電平輸出則表示出現(xiàn)了CRC 校驗(yàn)

34、錯誤（在配置SRAM 各個比特時出現(xiàn)了錯誤）。CRC 電路的支持可以在setting 中加上。這個腳一般與nCONFIG 腳配合起來用。即如果配置過程出錯，重新配置.4/4.I/O,CLKUSR當(dāng)在軟件中打開Enable User-supplled start-up clock(CLKUSR)選項(xiàng)后，這個腳就只可以作為用戶提供的初始化時鐘輸入腳。在所有配置數(shù)據(jù)都已經(jīng)被接收后，CONF_DONE 腳會變成高電平，CII 器件還需要299 個時鐘周期來初始化寄存器，I/O 等等狀態(tài)，F(xiàn)PGA 有兩種方式，一種是用內(nèi)部的晶振（10MHz），另一種就是從CLKUSR 接進(jìn)來的時鐘（最大不能超過100M

35、Hz）。有這個功能，可以延緩FPGA 開始工作的時間，可以在需要和其它器件進(jìn)行同步的特殊應(yīng)用中用到。7/13.I/O,VREF用來給某些差分標(biāo)準(zhǔn)提供一個參考電平。沒有用到的話，可以當(dāng)成I/O 來用。14/20. DATA0專用輸入腳。在AS 模式下，配置的過程是：CII 將nCSO 置低電平，配置芯片被使能。CII然后通過DCLK 和ASDO 配合操作，發(fā)送操作的命令，以及讀的地址給配置芯片。配置芯片然后通過DATA 腳給CII 發(fā)送數(shù)據(jù)。DATA 腳就接到CII 的DATA0 腳上。CII 接收完所有的配置數(shù)據(jù)后，就會釋放CONF_DONE 腳（即不強(qiáng)制使CONF_DONE 腳為低電平），C

36、ONF_DONE 腳是漏極開路（Open-Drain）的。這時候，因?yàn)镃ONF_DONE 在外部會接一個10K 的電阻，所以它會變成高電平。同時，CII 就停止DCLK 信號。在CONF_DONE 變成高電平以后（這時它又相當(dāng)于變成一個輸入腳），初始化的過程就開始了。所以，CONF_DONE 這個腳外面一定要接一個10K 的電阻，以保證初始化過程可以正確開始。 DATA0,DCLK,NCSO,ASDO 腳上都有微弱的上拉電阻，且一直有效。在配置完成后，這些腳都會變成輸入三態(tài)，并被內(nèi)部微弱的上拉電阻將電平置為高電平。在AS 模式下，DATA0就接到配置芯片的DATA(第2 腳）。15/21. D

37、CLKPS 模式下是輸入，AS 模式下是輸出。在PS 模式下，DCLK 是一個時鐘輸入腳，是外部器件將配置數(shù)據(jù)傳送給FPGA 的時鐘。數(shù)據(jù)是在DCLK 的上升沿把數(shù)據(jù)，在AS 模式下，DCLK腳是一個時鐘輸出腳，就是提供一個配置時鐘。直接接到配置芯片的DCLK 腳上去（第6腳）。無論是哪種配置模式，配置完成后，這個腳都會變成三態(tài)。如果外接的是配置器件，配置器件會置DCLK 腳為低電平。如果使用的是主控芯片，可以將DCLK 置高也可以將DCLK 置低。配置完成后，觸發(fā)這個腳并不會影響已配置完的FPGA。這個腳帶了輸入Buffer，支持施密特觸發(fā)器的磁滯功能。16/22. nCE專用輸入腳。這個腳

38、是一個低電平有效的片選使能信號。nCE 腳是配置使能腳。在配置，初始化以及用戶模式下，nCE 腳必須置低。在多個器件的配置過程中，第一個器件的nCE 腳要置低，它的nCEO 要連接到下一個器件的nCE 腳上，形成了一個鏈。nCE 腳在用JTAG編程模式下也需要將nCE 腳置低。 這個腳帶了輸入Buffer，支持施密特觸發(fā)器的磁滯功能。20/26. nCONFIG專用的輸入管腳。這個管腳是一個配置控制輸入腳。如果這個腳在用戶模式下被置低，F(xiàn)PGA就會丟失掉它的配置數(shù)據(jù)，并進(jìn)入一個復(fù)位狀態(tài)，并將所有的I/O 腳置成三態(tài)的。nCONFIG從低電平跳變到高電平的過程會初始化重配置的過程。如果配置方案采用增強(qiáng)型的配置器件或EPC2,用戶可以將nCONFIG 腳直接接到VCC 或到配置芯片的nINIT_CONF 腳上去。這個腳帶了輸入Buffer，支持施密特觸發(fā)器的磁滯功能。實(shí)際上，在用戶模式下，nCONFIG信號就是用來初始化重配置的。當(dāng)nCONFIG 腳被置低后，初始化進(jìn)程就開始了。當(dāng)nCONFIG腳被置低后，CII 就被復(fù)位了，并進(jìn)入了復(fù)位狀態(tài)，nSTATUS 和CONF_DONE 腳被置低，所有的I/O 腳進(jìn)入三態(tài)。nCONFIG 信號必須至少保持2us。當(dāng)nCONFIG