原碼一位乘法器

1、課 程 設(shè) 計(jì) 報(bào) 告課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：定點(diǎn)原碼一位乘法器的設(shè)計(jì)院（系）： 專 業(yè)：班 級(jí)：學(xué) 號(hào)：姓 名： 指導(dǎo)教師：完成日期：目 錄第1章 總體設(shè)計(jì)方案11.1 設(shè)計(jì)原理11.2 設(shè)計(jì)思路21.3設(shè)計(jì)環(huán)境3第2章 詳細(xì)設(shè)計(jì)方案52.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)5創(chuàng)建頂層圖形設(shè)計(jì)文件5器件的選擇與引腳鎖定5編譯、綜合、適配72.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)72.2.1 控制器模塊的設(shè)計(jì)與實(shí)現(xiàn)72.2.2 寄存器和與門(mén)組成的模塊的設(shè)計(jì)與實(shí)現(xiàn)92.2.3 加法器模塊的設(shè)計(jì)與實(shí)現(xiàn)112.2.4 寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)142.3 仿真調(diào)試16第3章 編程下載與硬件測(cè)試193

2、.1 編程下載193.2 硬件測(cè)試及結(jié)果分析19參考文獻(xiàn)22附錄（電路原理圖）23第1章 總體設(shè)計(jì)方案1.1 設(shè)計(jì)原理原碼一位乘，兩個(gè)原碼數(shù)相乘，其乘積的符號(hào)為相乘兩數(shù)符號(hào)的異或值，數(shù)值則為兩數(shù)絕對(duì)值之積。例如：X的值為1101，Y的數(shù)值為1011，求XY數(shù)值的過(guò)程如下： 即 XY=10001111由于在計(jì)算機(jī)內(nèi)多個(gè)數(shù)據(jù)一般不能同時(shí)相加，一次加法操作只能求出兩數(shù)之和，因此每求得一個(gè)相加數(shù)，就與上次部分積相加每次計(jì)算時(shí)，相加數(shù)逐次向左偏移一位，由于最后的乘積位數(shù)是乘數(shù)（被乘數(shù)）的兩倍，因此加法器也需增到兩倍。部分積右移時(shí)，乘數(shù)寄存器同時(shí)右移一位，所以用乘數(shù)寄存器的最低位來(lái)控制相加數(shù)取被乘數(shù)或零，

3、同時(shí)乘數(shù)寄存器接收部分積右移出來(lái)的一位，完成運(yùn)算后，部分積寄存器保存乘積的高位部分，乘數(shù)寄存器中保存乘積的低位部分。根據(jù)人工算法可以知道，原碼一位乘法的整體設(shè)計(jì)應(yīng)包括乘數(shù)寄存器，被乘數(shù)寄存器，移位電路，控制器，部分積五大模塊，包含一個(gè)輸入、輸出、控制器模塊，并作為頂層設(shè)計(jì)，以上五大模塊作為底層設(shè)計(jì)，采用硬件器件設(shè)計(jì)實(shí)現(xiàn)。 因此，可以得出以下原理框圖設(shè)計(jì)如圖1.1所示：圖1.1 原碼一位乘的邏輯電路框圖如上邏輯框圖1.1中所示，其中B為被乘數(shù)寄存器，用來(lái)存放被乘數(shù)，C為乘數(shù)寄存器，用來(lái)存放乘數(shù)并且移位，A為部分積寄存器，存放每次相加并移位后的數(shù)據(jù)，ALU加法器實(shí)現(xiàn)加法操作，移位電路用來(lái)對(duì)相加后的

4、數(shù)據(jù)作移位處理，計(jì)數(shù)器控制移位次數(shù)和輸出結(jié)果。1.2 設(shè)計(jì)思路定點(diǎn)原碼一位乘法器的設(shè)計(jì)（如圖1.1所示）主要包含如下兩個(gè)部分。一、運(yùn)算部分：被乘數(shù)寄存器要有并入功能，從而進(jìn)行被乘數(shù)的輸入，被乘數(shù)寄存器的輸出和乘數(shù)寄存器的最后一位分別相與，以此來(lái)確定+X或+0；乘數(shù)寄存器要有并入和右移的功能，從而實(shí)現(xiàn)乘數(shù)部分的右移，最后得到結(jié)果的低八位；被乘數(shù)和乘數(shù)的最后一位相與的結(jié)果作為加法器的一個(gè)輸入，與原部分積相加，得到新的部分積，最后則為結(jié)果的高八位。二、控制部分：進(jìn)行運(yùn)算時(shí)主要有兩個(gè)狀態(tài)，一個(gè)是乘數(shù)與被乘數(shù)的并入狀態(tài)，一個(gè)就是乘數(shù)與部分積的右移狀態(tài)。定點(diǎn)原碼一位乘法器的底層、頂層的設(shè)計(jì)都采用原理圖設(shè)計(jì)

5、輸入方式，經(jīng)編譯、調(diào)試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測(cè)試驗(yàn)證設(shè)計(jì)的正確性。1.3設(shè)計(jì)環(huán)境（1）硬件環(huán)境偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺(tái)、開(kāi)關(guān)電源、軟件三大部分組成實(shí)驗(yàn)平臺(tái)上有寄存器組R0-R3、運(yùn)算單元、累加器A、暫存器B、直通/左移/右移單元、地址寄存器、程序計(jì)數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲(chǔ)器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴(kuò)展座、總線插孔區(qū)、微動(dòng)開(kāi)關(guān)/指示燈、邏輯筆、脈沖源、20個(gè)按鍵、字符式LCD、RS232口。COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)各單元部件都以

6、計(jì)算機(jī)結(jié)構(gòu)模型布局，清晰明了，系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借助PC 機(jī)，也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)及正確與否, 實(shí)驗(yàn)系統(tǒng)的軟硬件對(duì)用戶的實(shí)驗(yàn)設(shè)計(jì)具有完全的開(kāi)放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動(dòng)方式、聯(lián)機(jī)方式、模擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功能。（2）EDA環(huán)境Xilinx foundation f3.1設(shè)計(jì)軟件Xilinx foundation f3.1是Xilinx公司的可編程期間開(kāi)發(fā)工具，該平臺(tái)（如圖1.2所示）功能強(qiáng)大，主要用于百萬(wàn)邏輯門(mén)設(shè)計(jì)。該系統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分組成。設(shè)計(jì)入口工具包括

7、原理圖編輯器、有限狀態(tài)機(jī)編輯器、硬件描述語(yǔ)言（HDL）編輯器、LogiBLOX模塊生成器、Xilinx內(nèi)核生成器等軟件。其功能是：接收各種圖形或文字的設(shè)計(jì)輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計(jì)實(shí)現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA編輯器、FPGA寫(xiě)入器等軟件。設(shè)計(jì)實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計(jì)驗(yàn)證工具包括功能和時(shí)序仿真器、靜態(tài)時(shí)序分析器等，可用來(lái)對(duì)設(shè)計(jì)中的邏輯關(guān)系及輸出結(jié)果進(jìn)行檢驗(yàn)，并詳盡分析各個(gè)時(shí)序限制的滿足情況。圖 1.2 Xilinx foundation f3.1設(shè)計(jì)平臺(tái)COP2000集成調(diào)試軟件COP2000 集成開(kāi)發(fā)環(huán)境是為COP2000 實(shí)驗(yàn)儀

8、與PC 機(jī)相連進(jìn)行高層次實(shí)驗(yàn)的配套軟件，它通過(guò)實(shí)驗(yàn)儀的串行接口和PC 機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試FPGA 實(shí)驗(yàn)等功能，該軟件在Windows 下運(yùn)行。第2章 詳細(xì)設(shè)計(jì)方案2.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖實(shí)現(xiàn)原碼一位乘的邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件頂層圖形文件的設(shè)計(jì)實(shí)體主要由控制電路（H13）、加法器（H10）、兩個(gè)寄存器（H9和H11）、一個(gè)由寄存器和與門(mén)組成的芯片（H8）

9、等模塊組裝而成的一個(gè)完整的可編程邏輯芯片H1。而以上頂層圖形文件的設(shè)計(jì)可利用Xilinx foundation f3.1中邏輯器件實(shí)現(xiàn)，頂層圖形文件結(jié)構(gòu)如圖2.1所示。圖2.1 定點(diǎn)原碼一位乘法器的設(shè)計(jì)圖形文件結(jié)構(gòu)2.1.2器件的選擇與引腳鎖定（1）器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200實(shí)驗(yàn)板，故采用的目標(biāo)芯片為Xilinx XCV200可編程邏輯芯片。（2）引腳鎖定把頂層圖形文件中的輸入/輸出信號(hào)安排到Xilinx XCV200芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及Xilinx XCV200芯片引腳對(duì)應(yīng)關(guān)系如表2.1所示。表2.1 信

10、號(hào)和芯片引腳對(duì)應(yīng)關(guān)系圖形文件中的輸入/輸出信號(hào)XCV200芯片引腳信號(hào)X1P94X2P95X3P96X4P97X5P100X6P101X7P102X8P103Y1P79Y2P80Y3P81Y4P82Y5P84Y6P85Y7P86Y8P87X0P63Y0P64SP65CLRP66CKP213S0P223S1P147S2P152S3P178S4P184S5P185S6P203S7P111S8P110S9P78S10P93S11P99S12P107S13P108S14P19S15P124S161252.1.3編譯、綜合、適配利用Xilinx foundation f3.1的原理圖編輯器對(duì)頂層圖形文件

11、進(jìn)行編譯，并最終生成網(wǎng)絡(luò)表文件，利用設(shè)計(jì)實(shí)現(xiàn)工具經(jīng)綜合、優(yōu)化、適配，生成可供時(shí)序仿真的文件和器件下載編程文件。2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)定點(diǎn)原碼一位乘法器的底層設(shè)計(jì)包括控制器（運(yùn)算控制電路）、一個(gè)由寄存器和與門(mén)組成的芯片、加法器及兩個(gè)寄存器的實(shí)現(xiàn)由Xilinx XCV200可編程邏輯芯片分別實(shí)現(xiàn)。2.2.1 控制器模塊的設(shè)計(jì)與實(shí)現(xiàn)該模塊的輸出為三個(gè)寄存器的控制端和加法器的進(jìn)位輸入端，根據(jù)S為0和1時(shí)他們應(yīng)取的值，判斷S與他們每個(gè)之間的關(guān)系，用對(duì)應(yīng)的控制門(mén)連接。所以只需要一個(gè)S控制端，開(kāi)關(guān)S的電平變化可以控制整個(gè)電路的狀態(tài)變化。（1）創(chuàng)建控制器設(shè)計(jì)原理圖?？刂破髟斫Y(jié)構(gòu)如圖2.2所示：圖2.2

12、 控制器邏輯框圖（2）創(chuàng)建元件圖形符號(hào)為能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用CONTROLER芯片，需要為CONTROLER模塊創(chuàng)建一個(gè)元件圖形符號(hào)，可利用Xilinx foundation f3.1編譯器中的如下步驟實(shí)現(xiàn)：Tools=Symbol Wizard=下一步。S是輸入信號(hào)，0、S11、S01、S12、S02、S13、S03是輸出信號(hào)。其元件圖形符號(hào)如圖2.3所示：圖2.3 控制器元件圖形符號(hào)（3）功能仿真對(duì)創(chuàng)建的控制器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinx Foundation f3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.4所示：圖2.4 控制器

13、仿真結(jié)果控制電路的輸入與輸出信號(hào)的真值表如表2.2所示：表2.2控制電路的輸入與輸出信號(hào)的真值表步驟S0S11S01S12S02S13S03乘數(shù)與被乘數(shù)的并入10111111右移10001011將仿真結(jié)果與控制電路的輸入與輸出信號(hào)的真值表相對(duì)照可知，控制器電路的仿真結(jié)果正確。2.2.2 寄存器和與門(mén)組成的模塊的設(shè)計(jì)與實(shí)現(xiàn)該模塊分為兩部分，74_198為被乘數(shù)寄存器，它將實(shí)現(xiàn)被乘數(shù)的并入，將其與乘數(shù)的最后一位分別相與，得到的即是要與部分積相加的X或0。（1）創(chuàng)建寄存器和與門(mén)組成模塊設(shè)計(jì)原理圖。寄存器和與門(mén)組成模塊原理結(jié)構(gòu)如圖2.5所示：圖2.5 寄存器和與門(mén)組成模塊邏輯框圖其中，與門(mén)的原理結(jié)構(gòu)如

14、圖2.6所示：圖2.6 與門(mén)邏輯框圖（2）創(chuàng)建元件圖形符號(hào)為能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用X芯片，需要為X模塊創(chuàng)建一個(gè)元件圖形符號(hào)，可利用Xilinx foundation f3.1編譯器中的如下步驟實(shí)現(xiàn)：Tools=Symbol Wizard=下一步。A1-A8是數(shù)據(jù)輸入信號(hào)，CP、CLR、CK、B、1、0是輸入信號(hào)，S1-S8是數(shù)據(jù)輸出信號(hào)。其元件圖形符號(hào)如圖2.7所示：圖2.7 寄存器和與門(mén)模塊元件圖形符號(hào)（3）功能仿真對(duì)創(chuàng)建的寄存器和與門(mén)模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用XilinxFoundation f3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.8所

15、示：圖2.8 寄存器和與門(mén)模塊仿真結(jié)果 與門(mén)仿真結(jié)果如圖2.9所示：圖2.9 與門(mén)仿真結(jié)果將寄存器和與門(mén)模塊的功能和仿真結(jié)果對(duì)照可知，寄存器和與門(mén)模塊的仿真結(jié)果正確。2.2.3 加法器模塊的設(shè)計(jì)與實(shí)現(xiàn)該模塊實(shí)現(xiàn)的是兩個(gè)八位二進(jìn)制數(shù)的相加，可以用兩個(gè)四位二進(jìn)制數(shù)加法器組合得到。四位加法器的設(shè)計(jì)可以參考環(huán)境中已有的芯片結(jié)構(gòu)來(lái)設(shè)計(jì)。（1）創(chuàng)建加法器設(shè)計(jì)原理圖。加法器原理結(jié)構(gòu)如圖2.10所示：圖2.10 加法器邏輯框圖其中，4位加法器原理結(jié)構(gòu)如圖2.11所示：圖2.11 4位加法器邏輯框圖（2）創(chuàng)建元件圖形符號(hào)為能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用AND_8芯片，需要為AND_8模塊創(chuàng)建一個(gè)元件

16、圖形符號(hào)，可利用Xilinx foundation f3.1編譯器中的如下步驟實(shí)現(xiàn)：Tools=Symbol Wizard=下一步。A1-A8、B1-B8是數(shù)據(jù)輸入信號(hào)，CI是進(jìn)位輸入，S1-S8是數(shù)據(jù)輸出信號(hào)，CO是進(jìn)位輸出。其元件圖形符號(hào)如圖2.12所示：圖2.12 加法器原件圖形符號(hào)（3）功能仿真對(duì)創(chuàng)建的加法器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinx foundation f3.1編譯器的Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.13所示：圖2.13 加法器仿真結(jié)果 四位加法器仿真結(jié)果如圖2.14所示：圖2.14 四位加法器仿真結(jié)果將加法器的功能和仿真結(jié)果對(duì)照可知，加法器

17、的仿真結(jié)果正確。2.2.4 寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)該模塊要實(shí)現(xiàn)八位二進(jìn)制數(shù)的并入和右移功能，可以用兩個(gè)四位寄存器組合得到。四位寄存器的設(shè)計(jì)可以參考環(huán)境中已有的芯片結(jié)構(gòu)來(lái)設(shè)計(jì)。（1）創(chuàng)建寄存器模塊原理圖。寄存器模塊原理如圖2.15所示：圖2.15 寄存器邏輯框圖其中，4位寄存器原理結(jié)構(gòu)如圖2.16所示：圖2.16 4位寄存器邏輯框圖（2）創(chuàng)建元件圖形符號(hào)為能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用74_198芯片，需要為74_198模塊創(chuàng)建一個(gè)元件圖形符號(hào)，可利用Xilinx foundation f3.1編譯器中的如下步驟實(shí)現(xiàn)：Tools=Symbol Wizard=下一步。A1-A8是數(shù)據(jù)輸

18、入信號(hào)，CK、CLR、S0、S1、SL1、SR1是控制輸入，Q1-Q8是數(shù)據(jù)輸出信號(hào)。其元件圖形符號(hào)如圖2.17所示：圖2.17 寄存器元件圖形符號(hào)（3）功能仿真對(duì)創(chuàng)建的寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinx foundation f3.1編譯器的Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.18所示：圖2.18 寄存器仿真結(jié)果 四位寄存器仿真結(jié)果如圖2.19所示：圖2.19 四位寄存器仿真結(jié)果將寄存器所實(shí)現(xiàn)的功能與仿真結(jié)果對(duì)照可知，寄存器的仿真結(jié)果正確。2.3 仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。（1）

19、建立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如表2.3所示。表2.3仿真信號(hào)選擇和參數(shù)設(shè)置輸入信號(hào)輸出信號(hào)SCKCLRS0-S16X0-X811Y0-Y801（2）功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2.20所示，仿真數(shù)據(jù)結(jié)果如表2.4所示。對(duì)表2.3與表2.4的內(nèi)容進(jìn)行對(duì)比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說(shuō)明電路設(shè)計(jì)的正確性。圖2.20 功能仿真波形結(jié)果表2.4 仿真結(jié)果輸 入 信 號(hào)輸 出 信 號(hào)SCKCLRS0-S16X0-X811Y0-Y801輸入數(shù)據(jù)序列及控制脈沖信號(hào)同表2.3相同。由此可知,

20、定點(diǎn)原碼一位乘法器的設(shè)計(jì)中,每當(dāng)給一個(gè)高電平，寄存器就運(yùn)行一次，由S來(lái)控制乘數(shù)和被乘數(shù)的并入以及乘數(shù)的右移。X0-X8=+0.11010110，Y0-Y8=+0.10010111,S0-S16=+由此可知結(jié)果驗(yàn)證正確，定點(diǎn)原碼一位乘法器設(shè)計(jì)成功。第3章 編程下載與硬件測(cè)試3.1 編程下載利用COP2000仿真軟件的編程下載功能，將得到.bit文件下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。3.2 硬件測(cè)試及結(jié)果分析利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測(cè)試。定點(diǎn)原碼一位乘法器的輸入數(shù)據(jù)通過(guò)XCV200實(shí)驗(yàn)板的輸入開(kāi)關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過(guò)XCV200實(shí)驗(yàn)板的LED指示燈實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系如表

21、3.1所示。 表3.1 XCV200實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系XCV200芯片引腳信號(hào)XCV200實(shí)驗(yàn)板P94K0：7P95K0：6P96K0：5P97K0：4P100K0：3P101K0：2P102K0：1P103K0：0P79K1：7P80K1：6P81K1：5P82K1：4P84K1：3P85K1：2P86K1：1P87K1：0P63K2：7P64K2：6P65K2：5P66K2：4P213P213P223D2P147A7P152A6P178A5P184A4P185A3P203A2P111A1P110A0P78B7P93B6P99B5P107B4P108B3P19B2P124B1P125B0利用表2.3中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用XCV200實(shí)驗(yàn)板的開(kāi)關(guān)K0、K1及K2控制數(shù)據(jù)輸入，同時(shí)觀察數(shù)碼顯示管和發(fā)光二極管顯示結(jié)果，得到如圖3.1及表3.2所示的硬件測(cè)試結(jié)果。圖3.1 硬件測(cè)試結(jié)果圖 表3.2 硬件測(cè)試結(jié)果輸入信號(hào)輸出信號(hào)SCKCLRS0-S16X0-X811Y0-Y801對(duì)表3.2與表2.3和圖2.1的內(nèi)容進(jìn)行對(duì)比?？梢钥闯鲇布y(cè)試結(jié)果是正確的，說(shuō)明電路設(shè)計(jì)完全正確。輸入數(shù)據(jù)序列及控制脈沖信號(hào)同表2.3相同。由此可知,定點(diǎn)原碼一位乘法器的設(shè)計(jì)中,每當(dāng)給一個(gè)高電平，