實(shí)驗(yàn)1集成門(mén)電路功能測(cè)試

1、集成門(mén)電路功能測(cè)試集成門(mén)電路功能測(cè)試n一、實(shí)驗(yàn)?zāi)康?掌握邏輯值與電壓值的關(guān)系。2掌握常用邏輯門(mén)電路的邏輯功能及測(cè)試方法。3熟悉數(shù)字電路實(shí)驗(yàn)箱的結(jié)構(gòu)、基本功能及使用方法。基本門(mén)電路的邏輯功能測(cè)試;觀測(cè)輸入輸出端的邏輯值，測(cè)量出輸出端對(duì)應(yīng)的電壓值。邏輯門(mén)的轉(zhuǎn)換:利用74S00與非門(mén)組成非門(mén)，2輸入與門(mén),2輸入或門(mén)電路。門(mén)電路的基本應(yīng)用:測(cè)試用“異或”門(mén)和“與非”門(mén)組成的半加器的邏輯功能。n1.門(mén)電路的基本概念n門(mén)電路：實(shí)現(xiàn)各種邏輯關(guān)系的電路n 正邏輯系統(tǒng)：高電位用 1 表示，低電位用 0 表示n負(fù)邏輯系統(tǒng)：高電位用 0 表示，低電位用 1 表示。nTTL集成門(mén):輸出高電平約3.6V，低電平約0.3

2、VnCMOS集成門(mén):閾值電壓為電源電壓的一半，即VCC/2。輸入全為輸入全為 1設(shè)設(shè) VA= VB= 3.6 V VB1升高，足以使升高，足以使 T2 、T5 導(dǎo)通，導(dǎo)通，Vo = 0.3 V,Y = 0。VC2 = VCE2 + VBE5 = 0.3 + 0.7 = 1 V，使，使 T3 導(dǎo)通，導(dǎo)通，T4 截止。截止。與非門(mén)的邏輯功能：全與非門(mén)的邏輯功能：全 1 出出 0，有，有 0 出出 1。輸入不全為輸入不全為 1VY = 5 Vbe3 Vbe4 VR2T2 、T5 截止，截止， T3、 T4 導(dǎo)通，導(dǎo)通，= 5 0.7 0.7 = 3.6 V 設(shè)設(shè): VA= 0.3 V VB= 3.6

3、 V，則，則 VB1 = 0.3 + 0.7 = 1 VT4 與與 T3 并聯(lián)，并聯(lián)，T1 與與 T2 串聯(lián)；串聯(lián)； 當(dāng)當(dāng) AB 都是高電平時(shí)都是高電平時(shí),T1 與與 T2 同時(shí)導(dǎo)通，同時(shí)導(dǎo)通，T4 與與 T3 同時(shí)截止；輸出同時(shí)截止；輸出 Y 為為低電平。低電平。 當(dāng)當(dāng) AB 中有一個(gè)是中有一個(gè)是低電平時(shí)，低電平時(shí)，T1 與與 T2 中有中有一個(gè)截止，一個(gè)截止，T4 與與 T3 中有中有一個(gè)導(dǎo)通，輸出一個(gè)導(dǎo)通，輸出 Y 為高為高電平。電平。3.集成邏輯電路封裝4.邏輯值的測(cè)試：數(shù)字電路實(shí)驗(yàn)箱圖解116位0-1電平輸出顯示; 40腳帶自緊活動(dòng)芯片座 ;雙列直插式芯片插座; 16位0-1信號(hào)開(kāi)關(guān)

4、; 電阻、電容、整流二極管; 脈沖信號(hào)源 ; 直流信號(hào)源;與計(jì)算機(jī)通信的串口（9針） PLCC芯片座（44腳; 3個(gè)不同阻值的電位器; 蜂鳴器74LS00與非門(mén)組成非門(mén)， 2輸入與門(mén),n 2輸入或門(mén)電路測(cè)試用“異或”門(mén)和“與非”門(mén)組成的半加器5.門(mén)電路的轉(zhuǎn)換及應(yīng)用6.實(shí)驗(yàn)線(xiàn)路圖四、實(shí)驗(yàn)內(nèi)容四、實(shí)驗(yàn)內(nèi)容 n1、驗(yàn)證74LS08(與門(mén))、74LS32(或門(mén))、74LS04(非門(mén))、74LS00(與非門(mén)) 、74LS86(異或門(mén))的功能n 將被測(cè)芯片插入實(shí)驗(yàn)區(qū)的空插座,連接好測(cè)試線(xiàn)路,撥動(dòng)開(kāi)關(guān),改變輸入信號(hào),觀測(cè)輸入輸出端的邏輯值時(shí)，并用萬(wàn)用表測(cè)量出輸出端對(duì)應(yīng)的電壓值，驗(yàn)正TTL電路的邏輯功能, 記錄實(shí)驗(yàn)數(shù)據(jù)。n2、利用74S00與非門(mén)組成非門(mén)，2輸入與門(mén),2輸入或門(mén)電路，畫(huà)出實(shí)驗(yàn)電路圖，并測(cè)試其邏輯功能，驗(yàn)證結(jié)果。 3、測(cè)試用“異或”門(mén)和“與非”門(mén)組成的半加器的邏輯功能 根據(jù)半加器的邏輯表達(dá)式可知，半加器的輸出的和數(shù)S是輸入A、B（二進(jìn)制數(shù)）的“異或”，而進(jìn)位數(shù)C是A、B的相“與”，故半加器可用一個(gè)集成“異或”門(mén)和二個(gè)“與非”門(mén)組成，如圖1.9a.3所示。 在實(shí)驗(yàn)箱上用“異或”門(mén)(74LS86)和“與非”門(mén)連接圖1.9a.3所示邏輯電路。