三星Exynos4412S5E4412PCBLAYOUT設(shè)計工藝建議夜貓PCB工作室

1、三星Exynos 4412（S5E4412）PCB LAYOUT設(shè)計工藝建議-夜貓PCB工作室 三星4核的A9架構(gòu)CPU Exynos 4212(也稱S5E4412) 已經(jīng)發(fā)布了很久了。但是國內(nèi)一直遲遲沒有產(chǎn)品做出來。在12年5月份的時候我們工作室接到了國外第一個S5E4412  POP 封裝的方案板子開始設(shè)計。目前為止已經(jīng)半年了，國內(nèi)公司才開始做這個CPU 。最近有不少網(wǎng)友在互聯(lián)網(wǎng)及加我們客服詢問S5E4412 PCB設(shè)計工藝問題。今天抽空寫一份S5E4412的PCB設(shè)計工藝，大家可以看看。討論一下。 首先要了解一下 S5E4412  有兩種

2、封裝，分別是POP封裝和SCP封裝                             POP封裝芯片圖                 

3、0;       SCP封裝芯片圖SCP封裝 是屬于大封裝，焊盤引腳間距為0.65MM 。這個封裝設(shè)計比較簡單。跟A8的S5PV210  CPU 工藝完成一樣。這里就不寫了。大家可以看下面的S5PV210 PCB設(shè)計工藝建議。S5PV210 PCB layout設(shè)計工藝建議-夜貓PCB工作室POP封裝 是屬于小封裝 焊盤引腳間距只有 0.4 MM 。這個工藝難倒了不少英雄好漢。我們工作室已經(jīng)設(shè)計了不少這個封裝的板子了實際上8層盲孔埋孔就可以了設(shè)計了。目前看到有幾家開發(fā)板廠家已經(jīng)有看到這個板子在賣了，不過應(yīng)

4、該是PCB設(shè)計能力有限，大多都是采用10層或者10層以上工藝進行設(shè)計，層數(shù)越多成本就越高。這樣顯然不符合量產(chǎn)的公司。下面寫一下8層設(shè)計采用的工藝過孔主要有兩種方案：方案1：1-3層 采用4/8MIL 的激光孔    3-6層采用8/16 MIL的機械孔    6-8層采用4/8MIL 的激光孔方案2：1-2層  2-3層   6-7層  7-8層  采用4/8MIL 的激光孔     3-6層 采用8/16 MIL的機械孔因為兩個激光孔不能重疊，過孔要錯開。顯然方案1 相對好設(shè)計。方案2非常難設(shè)計，如果CPU 出的線比較少的板子可以用方案2進行設(shè)計。 線多只能采用方案1設(shè)計。走線問題：因為POP 封裝已經(jīng)集成了DDR內(nèi)層部分了。也就省去了內(nèi)存部分走線考慮了。但是焊盤密度非常高。大部分工程師還是在這里被難住了。走線也只能簡單說明一下線寬線距  CPU 下面有少量3.5MIL 的線寬線距。其他地方都是4MIL 以上。還有不明白的地方可以聯(lián)系我們夜貓PCB工作室     網(wǎng)站上有案例,網(wǎng)站上也有