基于CPLD的正交解碼器

1、基于CPLD的正交解碼器/計(jì)數(shù)器接口芯片電機(jī)控制設(shè)計(jì)蔡明發(fā)陳龐明新科技大學(xué)新中興路Hsinfeng,新竹,臺(tái)灣, R. O. C.摘要-在本文中我們提出了一個(gè)采用Altera FLEX lOKA CPLD的正交解碼器/計(jì)數(shù)器接口芯片(ASIC)的設(shè)計(jì)，在數(shù)字運(yùn)動(dòng)控制系統(tǒng)中執(zhí)行解碼、計(jì)算和總線接口函數(shù)。該ASIC包含一對(duì)數(shù)字過(guò)濾器、正交譯碼器,一個(gè)向上/向下計(jì)數(shù)器,一個(gè)門(mén)閂和抑制電路,一個(gè)8位數(shù)字處理系統(tǒng)總線接口。數(shù)字濾波器的設(shè)計(jì)是基于有限狀態(tài)機(jī)模型與數(shù)據(jù)路徑(FSMD)。用于檢測(cè)電機(jī)轉(zhuǎn)動(dòng)方向的新方案也被提出。該ASIC可以應(yīng)用到數(shù)字電機(jī)控制系統(tǒng)獲取的旋轉(zhuǎn)速度或馬達(dá)，其配備了一個(gè)光學(xué)編碼器的位置

2、。數(shù)據(jù)采集可以由兩個(gè)連續(xù)讀取周期擴(kuò)展到16比特整數(shù)格式。仿真和實(shí)驗(yàn)測(cè)試顯示驗(yàn)證ASIC功能正常。關(guān)鍵詞：電機(jī)控制，解碼器/計(jì)數(shù)器接口芯片，CPLD一、引言在寬調(diào)速范圍的高性能數(shù)字電機(jī)控制系統(tǒng)，某些接口集成電路(IC)，通過(guò)它仍需要得到電機(jī)反饋的位置或速度的信號(hào)，雖然無(wú)傳感器控制得到了越來(lái)越多的關(guān)注。有許多類(lèi)型的電機(jī)的傳感器，例如轉(zhuǎn)速計(jì)，電位計(jì)，旋轉(zhuǎn)變壓器和光學(xué)編碼器，用于獲取電機(jī)的旋轉(zhuǎn)角度或轉(zhuǎn)速。其中，光學(xué)式編碼器是最常用的，因?yàn)樗妮敵鲂盘?hào)是數(shù)字式的高抗干擾性和高的分辨率。有三種類(lèi)型的光學(xué)編碼器的運(yùn)動(dòng)控制常用。他們是順時(shí)針/逆時(shí)針(CW / CCW)，脈沖，方向（脈沖/方向），以及正交A/

3、B相。其中，最后一個(gè)是最流行的，因?yàn)樗梢援a(chǎn)生4分辨速率。在過(guò)去的二十年中，大多數(shù)的數(shù)字電機(jī)控制是通過(guò)使用微處理器2完成的，如圖1所示。一些接口集成電路,如惠普HCTL2000 HCTL2016,正交解碼和計(jì)算光學(xué)編碼器的輸出信號(hào)也可以在商業(yè)市場(chǎng)。然而，整個(gè)控制系統(tǒng)的建設(shè)是復(fù)雜的，成本并不便宜。近來(lái)，在超大規(guī)模集成電路技術(shù)的進(jìn)步使得有可能對(duì)數(shù)字控制器，接口IC，或其他應(yīng)用程序特定的集成電路(ASIC)的設(shè)計(jì)采用復(fù)雜可編程邏輯器件(CPLD)或現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)中相同的芯片。雖然正交解碼器/計(jì)數(shù)器接口芯片在文學(xué)的設(shè)計(jì)并不缺乏，但這項(xiàng)工作是在晶體管級(jí)進(jìn)行。在本文中，我們提出了接口IC在門(mén)

4、的設(shè)計(jì)和寄存器級(jí)別，采用Altera公司的FLEX10KA CLPD設(shè)備。通過(guò)該計(jì)劃，本電路的實(shí)現(xiàn)比以前更輕松。接口IC可以執(zhí)行過(guò)濾，正交解碼，位置計(jì)數(shù)，總線接口功能。仿真和實(shí)驗(yàn)測(cè)試，驗(yàn)證了本接口芯片的正常工作。該電路可以被集成為應(yīng)用程序特定的數(shù)字控制IC用于運(yùn)動(dòng)控制的電路的一部分。圖1、基于微處理器的電機(jī)控制系統(tǒng)二、所需的功能圖2顯示了系統(tǒng)功能框圖的接口集成電路,具有兩相界面的光學(xué)編碼器和一個(gè)8位接口標(biāo)準(zhǔn)微處理器或特定于應(yīng)用程序的數(shù)字系統(tǒng)。接口IC所要求的功能的描述如下。由于許多電機(jī)通常工作在嘈雜的環(huán)境中，由于電磁耦合或振動(dòng)，這可能會(huì)引入編碼器的輸出不必要的噪音。A.一對(duì)數(shù)字濾波器，一個(gè)用于

5、通道A，而另一個(gè)用于信道B，都需要過(guò)濾掉的輸入信號(hào)中的噪聲。正交解碼器電路也需要解碼傳入濾波的信號(hào)來(lái)確定電機(jī)的轉(zhuǎn)動(dòng)方向和由四個(gè)因素乘以輸入信號(hào)的分辨率。一種位置計(jì)數(shù)器，然后根據(jù)需要來(lái)向上或向下計(jì)數(shù)，根據(jù)從解碼器輸出中的一個(gè)的旋轉(zhuǎn)方向指示所得到的譯碼的脈沖。圖2、接口IC的系統(tǒng)功能塊圖3、數(shù)字濾波器的電路架構(gòu)脈沖數(shù)被統(tǒng)計(jì)后,系統(tǒng)可以通過(guò)兩種方式利用計(jì)數(shù)器。首先，使用16位的鎖存器抑制邏輯芯片上允許訪問(wèn)與8位總線16位計(jì)數(shù)。其次，當(dāng)一定要8位計(jì)數(shù)時(shí)，一個(gè)簡(jiǎn)單的8位模式可通過(guò)禁用抑制邏輯。芯片上的禁止邏輯抑制從計(jì)數(shù)器的時(shí)間間隔內(nèi)數(shù)據(jù)的傳送到數(shù)據(jù)鎖存器的位置，該鎖存輸出被讀取。抑制邏輯允許微處理器或數(shù)

6、字系統(tǒng)首先讀取從鎖存器高字節(jié)，然后讀低位字節(jié)構(gòu)成鎖存。同時(shí)，計(jì)數(shù)器可以繼續(xù)跟蹤從信道A和信道B的輸入信號(hào)的正交解碼器狀態(tài)。在下文中，只對(duì)數(shù)字濾波器，正交解碼器和抑制邏輯設(shè)計(jì)進(jìn)行敘述。位置計(jì)數(shù)器和鎖存電路，這是很常見(jiàn)的，這里不再敘述。三、本接口IC的設(shè)計(jì)A、數(shù)字濾波器數(shù)字濾波器是基于數(shù)據(jù)路徑的有限狀態(tài)機(jī)模型(FSMD)的設(shè)計(jì)。圖3示出了數(shù)字濾波器，它由一個(gè)2:1多路復(fù)用器和一個(gè)D觸發(fā)器構(gòu)成，由一個(gè)識(shí)別器來(lái)檢查控制單元的電路結(jié)構(gòu)，如果從光學(xué)編碼器的輸入具有短持續(xù)時(shí)間的脈沖，然后控制所述輸入數(shù)據(jù)流通過(guò)數(shù)據(jù)路徑。如果輸入電平有至少三個(gè)連續(xù)的時(shí)鐘周期相同的值（1或0），則輸入不被認(rèn)為是一個(gè)噪聲。在這種情

7、況下，識(shí)別器的輸出為高電平，然后允許輸入數(shù)據(jù)流通過(guò)數(shù)據(jù)通路。數(shù)據(jù)值成為過(guò)濾器新的輸出，否則將被認(rèn)為是過(guò)濾器的噪聲輸入和數(shù)據(jù)通路的輸出保持不變。我們假定控制單元的設(shè)計(jì)遵循有限狀態(tài)機(jī)(FSM)模型，包括一個(gè)下一狀態(tài)邏輯，狀態(tài)寄存器，以及輸出邏輯。該模型的結(jié)構(gòu)開(kāi)始于一個(gè)狀態(tài)圖和/或下一狀態(tài)和輸出的表的生成。圖4(a)所示，其中包含七個(gè)優(yōu)化的狀態(tài)，每個(gè)狀態(tài)都有不同的下一個(gè)狀態(tài)或輸出每個(gè)輸入識(shí)別器的狀態(tài)圖。用適當(dāng)?shù)臓顟B(tài)編碼的相應(yīng)下一狀態(tài)/輸出表如圖4(b)。完成狀態(tài)最小化和狀態(tài)編碼的過(guò)程之后，我們就可以選擇有限狀態(tài)機(jī)模型執(zhí)行適當(dāng)類(lèi)型的觸發(fā)器。因?yàn)镈觸發(fā)器需要較少的連接，它們被選擇為我們的設(shè)計(jì)。通過(guò)使用D

8、觸發(fā)器充當(dāng)了狀態(tài)寄存器激發(fā)表，激勵(lì)和輸出方程，如圖4(c)所示。數(shù)字濾波器電路和模擬結(jié)果示于圖。分別為圖5(a)和(b)。如從圖中可以看出。5(b)所示，對(duì)輸入信號(hào)(x)的短持續(xù)時(shí)間的噪聲消耗3個(gè)時(shí)鐘的延遲為代價(jià)輸出(dfout)。圖4、數(shù)字濾波器的識(shí)別器的設(shè)計(jì)：(a)狀態(tài)圖，(b)下一狀態(tài)1輸出表，(c)激發(fā)表，激勵(lì)和輸出方程圖5、(a)該數(shù)字濾波電路，(b)仿真結(jié)果圖6、該方案確定的旋轉(zhuǎn)方向B、正交解碼器正交解碼器部分包括一個(gè)方向譯碼器和一個(gè)4-時(shí)間變化率的電路。它的樣品在兩個(gè)正交信號(hào)的數(shù)字濾波器的輸出，并觀察這些輸出在時(shí)鐘的上升沿變化。兩個(gè)正交信號(hào)可以被編碼為四個(gè)狀態(tài)。狀態(tài)變化可以通過(guò)以

9、前的采樣狀態(tài)比較當(dāng)前采樣狀態(tài)進(jìn)行檢測(cè)。這頻率可以依次通過(guò)四個(gè)因素乘以輸入信號(hào)得到。用于檢測(cè)電動(dòng)機(jī)的旋轉(zhuǎn)方向的新方法示于圖6?？梢钥闯觯?，14，07和1中的順時(shí)針?lè)较蛏系木幋a狀態(tài)不同于2，11，13，和4的狀態(tài)。因此，我們可以使用一個(gè)4到16多路分解器和一些輸出邏輯來(lái)檢測(cè)方向。計(jì)數(shù)方向（向上或向下）也可以通過(guò)觀察過(guò)去和當(dāng)前的狀態(tài)決定。設(shè)計(jì)電路示于圖7的底部。圖7的上半部分示出了4-時(shí)間變化率電路的設(shè)計(jì)，它的輸出是要取到一個(gè)向上/向下位置計(jì)數(shù)器。Ç、抑制邏輯抑制邏輯部分樣品的OE和SE在時(shí)鐘的下降沿的微處理器或數(shù)字系統(tǒng)中讀命令信號(hào)和抑制位置數(shù)據(jù)鎖存器，以避免在兩個(gè)字節(jié)的讀周期被更新為1

10、6鎖存的數(shù)據(jù)位數(shù)據(jù)的訪問(wèn)。圖7、正交解碼器和四時(shí)間率電路圖8、(a)狀態(tài)圖，(b)下一個(gè)狀態(tài)/輸出表，(c)激發(fā)表和激勵(lì)方程：抑制邏輯的設(shè)計(jì)抑制邏輯的設(shè)計(jì)也遵循上文所述的有限狀態(tài)機(jī)模型。狀態(tài)圖和下一個(gè)狀態(tài)/輸出表分別如圖8(a)和(b)所示?？梢钥闯觯腥齻€(gè)最小的狀態(tài)和僅兩個(gè)觸發(fā)器都需要對(duì)模型的實(shí)現(xiàn)。同樣，我們用D觸發(fā)器作為由于它的簡(jiǎn)單狀態(tài)寄存器。激發(fā)表和方程式的輸入邏輯示于圖8(C)。輸出是一樣的作為第二觸發(fā)器的輸出狀態(tài)。四、模擬與試驗(yàn)研究通過(guò)使用Altera的MAX PLUS II開(kāi)發(fā)的軟件工具繪制接口IO集成電路的總體電路示于圖9。在這個(gè)工具中提供的波形仿真驗(yàn)證了每個(gè)電路符號(hào)的對(duì)應(yīng)數(shù)字。

11、整體仿真結(jié)果來(lái)測(cè)試接口的IC的功能被顯示在圖10，通過(guò)給兩個(gè)正交輸入信號(hào)(CHA和CHB)和一個(gè)時(shí)鐘信號(hào)的頻率比輸入正交信號(hào)高得多?？梢钥闯?，4 - 時(shí)間變化率信號(hào)(4xff)，其頻率是與輸入脈沖的成功生成另外四次，方向信號(hào)(DIR)是低電平，如果相位的信號(hào)被領(lǐng)先B相信號(hào)和積極的高，如果相位的信號(hào)滯后于B相的信號(hào)。位置向上/向下計(jì)數(shù)器向上計(jì)數(shù)從0到9，而DIR信號(hào)為低電平，然后向下計(jì)數(shù)到0，而DIR信號(hào)為高電平有效。位置數(shù)據(jù)鎖存器輸出（鎖存）保持在6當(dāng)OE/信號(hào)為低電平有效的16位數(shù)據(jù)的訪問(wèn)。同時(shí)抑制邏輯輸出信號(hào)(inh)為高電平并保持高電平，直到低字節(jié)數(shù)據(jù)已被讀出的第二個(gè)讀周期。仿真結(jié)果表明

12、，正交解碼器/計(jì)數(shù)器接口芯片的功能是正確的。圖9、正交解碼器/計(jì)數(shù)器接口芯片的整體電路圖10、正交解碼器/計(jì)數(shù)器接口芯片的仿真結(jié)果設(shè)計(jì)電路已經(jīng)由本實(shí)驗(yàn)系統(tǒng)進(jìn)一步測(cè)試，如圖11所示。電機(jī)光電編碼器可以產(chǎn)生兩個(gè)正交A/ B相的信號(hào)與2000脈沖每轉(zhuǎn)的速度。在個(gè)人電腦的測(cè)試程序已被設(shè)計(jì)為讀鎖存接口IC的計(jì)數(shù)。用于解碼和計(jì)數(shù)脈沖，我們?cè)诖蠹s每五秒鐘手動(dòng)旋轉(zhuǎn)電機(jī)軸。在時(shí)間間隔，我們可以看到在PC顯示器上的鎖定計(jì)數(shù)顯示清晰。在順時(shí)針?lè)较蛐D(zhuǎn)1周，將有8000個(gè)脈沖被計(jì)數(shù)，然后在十六進(jìn)制數(shù)據(jù)格式下顯示數(shù)量是1F40。表I總結(jié)對(duì)應(yīng)于旋轉(zhuǎn)周期的順時(shí)針和反時(shí)針?lè)较?，分別計(jì)數(shù)數(shù)。該結(jié)果也驗(yàn)證了正交解碼器/計(jì)數(shù)器接口芯片的正常工作。圖11、該實(shí)驗(yàn)系統(tǒng)，用于測(cè)試接口集成電路表