vhdl期末考試復(fù)習(xí)題大全

1、VHDL復(fù)習(xí)一問答題1信號(hào)賦值語(yǔ)句在什么情況下作為并行語(yǔ)句？在什么情況下作順序語(yǔ)句？信號(hào)賦值和變量賦值符號(hào)分別是什么？?jī)煞N賦值符號(hào)有什么區(qū)別？l 信號(hào)賦值語(yǔ)句在進(jìn)程外作并行語(yǔ)句，并發(fā)執(zhí)行，與語(yǔ)句所處的位置無關(guān)。信號(hào)賦值語(yǔ)句在進(jìn)程內(nèi)或子程序內(nèi)做順序語(yǔ)句，按順序執(zhí)行，與語(yǔ)句所處的位置有關(guān)。l 信號(hào)賦值符號(hào)為“<=”變量賦值用“:=”。信號(hào)賦值符號(hào)用于信號(hào)賦值動(dòng)作，不立即生效。變量，賦值符號(hào)用于變量賦值動(dòng)作，立即生效。2進(jìn)程的敏感信號(hào)表指的是什么？簡(jiǎn)述敏感信號(hào)表在進(jìn)程中的作用？l 進(jìn)程的“敏感信號(hào)表”也稱敏感表，是進(jìn)程的激活條件，可由一個(gè)或多個(gè)信號(hào)組成，各信號(hào)間以“，”號(hào)分隔。當(dāng)敏感信號(hào)表中的

2、任一個(gè)信號(hào)有事件發(fā)生，即發(fā)生任意變化，此時(shí)，進(jìn)程被激活，進(jìn)程中的語(yǔ)句將從上到下逐句執(zhí)行一遍，當(dāng)最后一條語(yǔ)句執(zhí)行完畢之后，進(jìn)程即進(jìn)入等待掛起狀態(tài)，直到下一次敏感表中的信號(hào)有事件發(fā)生，進(jìn)程再次被激活，如此循環(huán)往復(fù)。3什么是庫(kù)、程序包、子程序、過程調(diào)用和函數(shù)調(diào)用？l 庫(kù)和程序包用來描述和保存元件、類型說明和子程序等，以便在其它設(shè)計(jì)中通過其目錄可查詢、調(diào)用。子程序由過程和函數(shù)組成。在子程序調(diào)用過程中，過程能返回多個(gè)變量，函數(shù)只能返回一個(gè)變量。若子程序調(diào)用的是一個(gè)過程，就稱為過程調(diào)用，若子程序調(diào)用的是一個(gè)函數(shù)，則稱為函數(shù)調(diào)用。過程調(diào)用、函數(shù)調(diào)用都是子程序調(diào)用。二改錯(cuò)題1.已知sel為STD_LOGIC_

3、VECTOR(1 DOWNTO 0)類型的信號(hào)，而a、b、c、d、q均為STD_LOGIC類型的信號(hào)，請(qǐng)判斷下面給出的CASE語(yǔ)句程序片段：l CASE sel ISl WHEN“00”=>q<=a；l WHEN“01”=>q<=b；l WHEN“10”=>q<=c；l WHEN“11”=>q<=d；l END CASE；l 答案：CASE語(yǔ)句缺“WHEN OTHERS”語(yǔ)句。2. 已知data_in1, data_in2為STD_LOGIC_VECTOR(15 DOWNTO 0) 類型的輸入端口，data_out為STD_LOGIC_VECTO

4、R(15 DOWNTO 0)類型的輸出端口，add_sub為STD_LOGIC類型的輸入端口，請(qǐng)判斷下面給出的程序片段：l LIBRARY IEEE；l ；l ENTITY add ISl PORT（data_in1, data_in2：IN INTEGER；l data_out：OUT INTEGER）；l END add； l ARCHTECTURE add_arch OF add ISl CONSTANT a:INTEGER<=2；l BEGINl data_out<=( data_in1+ data_in2) * a；l END addsub_arch；答案：常量聲明時(shí)賦初

5、值的“<=”符號(hào)應(yīng)改用“:=”符號(hào)。3. 已知Q為STD_LOGIC類型的輸出端口，請(qǐng)判斷下面的程序片段：l ARCHITECTURE test_arch OF test ISl BEGINl SIGNAL B：STD_LOGIC；l Q<= B；END test_arch答案：信號(hào)SIGNAL的聲明語(yǔ)句應(yīng)該放在BEGIN語(yǔ)句之前。4. 已知A和Q均為BIT類型的信號(hào)，請(qǐng)判斷下面的程序片段：l ARCHITECTURE archtest OF test ISl BEGINl CASE A ISl WHEN 0=>Q<=1；l WHEN 1=>Q<=0；l E

6、ND CASE；l END archtest；答案：CASE語(yǔ)句應(yīng)該存在于進(jìn)程PROCESS內(nèi)。EDA知識(shí)要點(diǎn)：1、 目前流行的HDL語(yǔ)言有那些？；2、 什么是ASIC。3、 VHDL是由什么機(jī)構(gòu)制定并公布的。4、 VHDL的兩大類基本描述語(yǔ)句是什么。 5、 MAX+PLUS平臺(tái)上，原理圖、仿真波形文件、VHDL文件的擴(kuò)展名 是什么？6、 結(jié)構(gòu)體常見的功能語(yǔ)句有那些？7、 子程序分為那兩類，其結(jié)構(gòu)為什么。8、 信號(hào)與變量的賦值有何區(qū)別？。9、 可編程器件分為哪些類？10、 VHDL中常見的庫(kù)有那些？。11、 不完整的條件語(yǔ)句與完整的條件語(yǔ)句生成的電路有何區(qū)別12、 VHDL的標(biāo)識(shí)符由什么構(gòu)成。

7、13、 VHDL中預(yù)定義數(shù)據(jù)類型有那些？。14、 CASE語(yǔ)句使用當(dāng)中的注意事項(xiàng)。15、 目前國(guó)際上較大的PLD器件制造公司有那幾家公司。16、 VHDL數(shù)據(jù)對(duì)象有什么17、 賦值語(yǔ)句分哪些類，分別寫出一句賦值語(yǔ)句。18、 實(shí)現(xiàn)時(shí)序電路和邏輯組合電路分別用什么語(yǔ)句實(shí)現(xiàn)，分別寫出他們的一般表式。19、 簡(jiǎn)述元件例化語(yǔ)句組成及語(yǔ)句格式。20、 數(shù)據(jù)對(duì)象有哪些種，分別寫出定義這些數(shù)據(jù)對(duì)象的一般表述格式。21、 簡(jiǎn)述進(jìn)程語(yǔ)句的使用要點(diǎn)？22、 寫出VHDL常用的順序語(yǔ)句的名稱。23、 簡(jiǎn)述VHDL邏輯操作符的種類及所允許的操作數(shù)的數(shù)據(jù)類型。24、 EDA技術(shù)的含義。25、 VHDL語(yǔ)言中的邏輯操作符有

8、那些？26、 目前較流行的集成EDA開發(fā)環(huán)境（軟件）有那些？27、 簡(jiǎn)述EDA技術(shù)的CPLD/FPGA的設(shè)計(jì)流程。28、 寫出實(shí)體中的PORT語(yǔ)句結(jié)構(gòu)并說明其作用。29、 簡(jiǎn)述EDA技術(shù)經(jīng)歷了那幾個(gè)發(fā)展階段。30、 寫出元件例化語(yǔ)句語(yǔ)句格式，并說明其作用。31、 試比較圖形輸入法和文本輸入法有何優(yōu)缺點(diǎn)？32、 結(jié)構(gòu)體的語(yǔ)言格式與作用。33、 寫出PROCESS語(yǔ)句結(jié)構(gòu)的一般表達(dá)格式？34、 EDA技術(shù)常用的輸入方法有？35、 什么是實(shí)體和結(jié)構(gòu)體，其功能是什么？，36、 MAX+puls的編輯窗口有那幾種，分別是什么？37、 MAX+puls的原理圖輸入法、文本輸入法、波形輸入法生成的文件擴(kuò)展名

9、為？38、 VHDL的操作符有那幾大類？每一類的操作符分別是什么？每一類操作符可以對(duì)那些數(shù)據(jù)進(jìn)行操作（運(yùn)算）？39、 VHDL中如沒有特別的說明算術(shù)操作符 + 號(hào)對(duì)應(yīng)的操作數(shù)為什么類型40、 可編程器件（PLD）分為哪兩類41、 標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型常用的數(shù)值有哪幾種？42、 在VHDL語(yǔ)言中常見的的數(shù)據(jù)類型有那些？43、 完整的條件語(yǔ)句將產(chǎn)生什么電路，不完整的條件語(yǔ)句將產(chǎn)生什么電路。44、 信號(hào)和變量有什么區(qū)別？45、 VHDL作為工業(yè)標(biāo)準(zhǔn)，是由那個(gè)機(jī)構(gòu)制定并公布的。46、 實(shí)體部分的端口模式有四個(gè)類型。47、 從執(zhí)行方式看VHDL的基本描述語(yǔ)句包括哪兩大基本描述語(yǔ)句？48、 VHDL文件存盤時(shí)，其主文件名應(yīng)與實(shí)體名一致，擴(kuò)展名應(yīng)為什呢49、 硬件描述語(yǔ)言(HDL)的種類很多？50、 簡(jiǎn)述元件例化語(yǔ)句的語(yǔ)句格式及關(guān)聯(lián)方法。EDA綜合設(shè)計(jì)設(shè)計(jì)題1、用兩種以上的按照下圖設(shè)計(jì)一個(gè)四選一多路選擇器2、使用元件例化語(yǔ)句編寫下圖所示的頂層文件，其中adder_1為一個(gè)由原理圖輸入法設(shè)計(jì)的完整的設(shè)計(jì)實(shí)體。3、已知4位全加器電路原理圖如下，請(qǐng)用元件例化語(yǔ)句編寫其程序。4、用VHDL語(yǔ)言編寫下圖