優(yōu)先權排隊電路設計

1、精選優(yōu)質文檔-傾情為你奉上 電子技術課程設計優(yōu)先權排隊電路設計 姓名：李曉楠 專業(yè)：電力系統(tǒng)自動化 班級：電力1101 學號：目錄概述·······································

2、;·3一：設計目的································4二：設計要求··············

3、83;·················4三：設計內(nèi)容·······························&#

4、183;5（1）實驗設計·······························5（2）電路設計···············

5、3;···············6（3）實驗數(shù)據(jù)表·····························6總結···

6、3;····································7參考文獻·············

7、;·······················8概述 根據(jù)邏輯功能的不同特點，可以分成兩大類，一類叫組合邏輯電路（簡稱組合電路），另一類叫做（簡稱）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關。而時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決于當時的輸入信號，而且還取決于電路原來的狀態(tài)，或者說，還與以前的輸入有

8、關。 在設計和設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現(xiàn)。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。與邏輯表示只有在決定事物結果的全部條件具備時，結果才發(fā)生。輸出變量為1的某個組合的所有因子的與表示輸出變量為1的這個組合出現(xiàn)、所有輸出變量為0的組合均不出現(xiàn)，因而可以表示輸出變量為1的這個組合。組合邏輯電路的分析分以下幾個步驟：（1） 有給定的邏輯電路圖，寫出輸出端的邏輯表達式；（2） 列出真值表；（3） 通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。一：設計目的：

9、 使學生在學習了電子技術基礎理論課和進行了基礎實驗后進一步提高運用電子技術基礎掌握分析方法與分析實際電路的基本技能，了解基本邏輯單位電路在實際生活中的運用。加強對電子技術的理解、學會查閱資料、方案比較以及設計、計算、制作、調(diào)試的技能增強分析、解決實際問題能力。二：設計要求：設計一個優(yōu)先權排隊電路，其框圖如下：排隊順序：A=1 最高優(yōu)先級B=1 次高優(yōu)先級C=1 最低優(yōu)先級要求輸出端最高只能有一端為“1”，即只能是優(yōu)先級較高的輸入 端所對應的輸出端為“1”。三：設計內(nèi)容： 用74LS00設計制作一個優(yōu)先權排隊電路。輸入為A、B、C，輸出為Fa、Fb、Fc。A=1，表示A有請求；Fa=1表示能夠為

10、A服務。同樣B=1表示B有請求；Fb=1，表示能夠為B服務。A、B、C的排隊順序是：A=1，最高優(yōu)先級；B=1，次優(yōu)先級；C=1，普通優(yōu)先級。要求：輸出端最多只能有一端為1，即只能為優(yōu)先級較高的請求服務。（1）實驗設計：根據(jù)題意得真值表(表2-9)：表2-9ABCFaFbFc000000001001010010011010100100101100110100111100根據(jù)真值表得以下邏輯表達式并化簡得：（2）電路設計：圖2-5 74LS00組成優(yōu)先權排隊電路圖（3）實驗數(shù)據(jù)據(jù)(表2-10)：表2-10ABCFaFbFc000000001001010010011010100100101100110100111100總結整個課程設計過程我都認真地完成了，對此，我總結了以下幾點：第一，四人一組，既加強了我們的動手能力，又讓我們學會了團結一致，共同合作才能研究出最好的方案。我們將理論聯(lián)系實際，在交流中取得進步，從問題中提高自己。第二，通過這次課程設計，使我受益頗多。了解到課程實習設計是開端，連接是關鍵，測試是必須。既鞏固了課堂上學到的理論知識，又掌握了常用集成電路芯片的使用。在此基礎上學習了數(shù)字系統(tǒng)設計的基本思想和方法，學會了科學地分析實際問題，通過查資料、分析資料及請教老師和同學等多種途徑，獨立解決問題。同