數(shù)字電子技術(shù)復(fù)習(xí)題及答案

1、數(shù)字電子技術(shù)復(fù)習(xí)題及答案一、填空題1、(238)10( 11101110 )2 ( EE )16。(110110.01)2( 36.4 )16( 54.25 )10。2、德摩根定理表示為 ( ) , ( )。3、數(shù)字信號(hào)只有（ 兩 ）種取值，分別表示為（ 0 ）和（ 1 ）。4、異或門(mén)電路的表達(dá)式是( )；同或門(mén)的表達(dá)式是( ) 。5、組成邏輯函數(shù)的基本單元是（ 最小項(xiàng) ）。6、與最小項(xiàng)相鄰的最小項(xiàng)有( )、( ) 和 ( ABC ) 。7、基本邏輯門(mén)有（ 與門(mén) ）、（ 或門(mén) ）和（ 非門(mén) ）三種。復(fù)合門(mén)有（ 與非門(mén) ）、（ 或非門(mén) ）、（ 與或非門(mén) ）和（ 異或門(mén) ）等。8、9、 10、最簡(jiǎn)

2、與或式的定義是乘積項(xiàng)的（ 個(gè)數(shù)最少 ），每個(gè)乘積項(xiàng)中相乘的（ 變量個(gè)數(shù)也最少）的與或表達(dá)式。11、在正邏輯的約定下，“1”表示（ 高電平 ），“0”表示（ 低電平 ）。在負(fù)邏輯的約定下，“1”表示（ 低電平 ），“0”表示（ 高電平 ）。12、一般TTL門(mén)電路輸出端( 不能 )直接相連，實(shí)現(xiàn)線(xiàn)與。(填寫(xiě)“能”或“不能”) 13、三態(tài)門(mén)的三種可能的輸出狀態(tài)是( 高電平 )、( 低電平 )和( 高阻態(tài) )。14、實(shí)現(xiàn)基本和常用邏輯運(yùn)算的(電子電路)，稱(chēng)為邏輯門(mén)電路，簡(jiǎn)稱(chēng)門(mén)電路。15、在TTL三態(tài)門(mén)、OC門(mén)、與非門(mén)、異或門(mén)和或非門(mén)電路中，能實(shí)現(xiàn)“線(xiàn)與”邏輯功能的門(mén)為（OC門(mén)），能實(shí)現(xiàn)總線(xiàn)連接方式的的

3、門(mén)為（三態(tài)門(mén)）。16、T TL與非門(mén)的多余輸入端不能接（ 低 ）電平。17、18、真值表是將輸入邏輯變量的（ 所有可能取值 ）與相應(yīng)的（ 輸出變量函數(shù)值 ）排列在一起而組成的表格。19、組合邏輯電路是指任何時(shí)刻電路的穩(wěn)定輸出，僅僅只決定于（該時(shí)刻各個(gè)輸入變量的取值）。20、用文字、符號(hào)或者數(shù)碼表示特定對(duì)象的過(guò)程叫做（ 編碼 ）。把代碼的特定含義翻譯出來(lái)的過(guò)程叫（ 譯碼 ）。在幾個(gè)信號(hào)同時(shí)輸入時(shí)，只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼叫做（ 優(yōu)先編碼 ）。21、兩個(gè)1位二進(jìn)制數(shù)相加，叫做（半加器）。兩個(gè)同位的加數(shù)和來(lái)自低位的進(jìn)位三者相加，叫做（全加器）。22、比較兩個(gè)多位二進(jìn)制數(shù)大小是否相等的邏輯電路，稱(chēng)為

4、(數(shù)值比較器)。23、半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共(陽(yáng))極接法和共(陰)極接法。對(duì)于共陽(yáng)接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用(低)電平驅(qū)動(dòng)的七段顯示譯碼器。24、能夠?qū)ⅲ?1個(gè) ）輸入數(shù)據(jù)，根據(jù)需要傳送到（ m 個(gè) ）輸出端的任意一個(gè)輸出端的電路，叫做數(shù)據(jù)分配器。25、在多路傳輸過(guò)程中，能夠根據(jù)需要將（ 其中任意一路挑選出來(lái) ）的電路，叫做數(shù)據(jù)選擇器，也稱(chēng)為多路選擇器或多路開(kāi)關(guān)。26、觸發(fā)器又稱(chēng)為雙穩(wěn)態(tài)電路，因?yàn)樗哂校?兩個(gè) ）穩(wěn)定的狀態(tài)。27、根據(jù)邏輯功能不同，觸發(fā)器可分為（ RS觸發(fā)器 ）、（ D觸發(fā)器 ）、（ JK觸發(fā)器 ）、（ T觸發(fā)器 ）和（ T觸發(fā)器 ）等。根據(jù)邏輯結(jié)構(gòu)

5、不同，觸發(fā)器可分為（ 基本觸發(fā)器 ）、（ 同步觸發(fā)器 ）和（ 邊沿觸發(fā)器 ）等。28、JK觸發(fā)器在JK00時(shí)，具有（ 保持 ）功能，JK11時(shí)；具有（ 翻轉(zhuǎn) ）功能；JK01時(shí)，具有（ 置0 ）功能；JK10時(shí)，具有（ 置1 ）功能。29、JK觸發(fā)器具有（ 保持 ）、（ 置0 ）、（ 置1 ）和（ 翻轉(zhuǎn) ）的邏輯功能。D觸發(fā)器具有（ 置0 ）和（ 置1 ）的邏輯功能。RS觸發(fā)器具有（ 保持 ）、（ 置0 ）和（ 置1 ）的邏輯功能。 T觸發(fā)器具有（ 保持 ）和（ 翻轉(zhuǎn) ）的邏輯功能。T觸發(fā)器具有（ 翻轉(zhuǎn) ）的邏輯功能。30、邊沿觸發(fā)器具有共同的動(dòng)作特點(diǎn)，即觸發(fā)器的次態(tài)僅取決于CP信號(hào)（ 上升沿

6、或下降沿 ）到來(lái)時(shí)刻輸入的邏輯狀態(tài)，而在這時(shí)刻之前或之后，輸入信號(hào)的變化對(duì)觸發(fā)器輸出的狀態(tài)沒(méi)有影響。31、基本RS觸發(fā)器的特性方程是（ ）；其約束條件是（ ）。JK觸發(fā)器的特性方程是（ ）；D觸發(fā)器的特性方程是（ ）；T觸發(fā)器的特性方程是（ ）；T觸發(fā)器的特性方程是（ ）。32、時(shí)序邏輯電路的邏輯功能的特點(diǎn)是任何時(shí)刻電路的穩(wěn)定（ 輸出 ），不僅和（ 該時(shí)刻的輸入信號(hào) ）有關(guān)，而且還取決于（ 電路原來(lái)的狀態(tài) ）。33、時(shí)序邏輯電路一定包含有作為存儲(chǔ)單元的（ 觸發(fā)器 ），時(shí)序電路中可以沒(méi)有（ 組合 ）電路，但不能沒(méi)有（ 觸發(fā)器 ）。34、時(shí)序邏輯電路的邏輯功能通?？捎茫?邏輯表達(dá)式 ）、（ 狀態(tài)表

7、 ）、（ 卡諾圖 ）、（ 狀態(tài)圖 ）和（ 時(shí)序圖 ） 等方式描述。35、時(shí)序邏輯電路按觸發(fā)器時(shí)鐘端的連接方式不同可以分為( 同步時(shí)序邏輯電路 )和( 異步時(shí)序邏輯電路 )兩類(lèi)。36、可以用來(lái)暫時(shí)存放數(shù)據(jù)的器件稱(chēng)為( 寄存器 )。寄存器分為（ 基本寄存器 ）和（ 移位寄存器 ）兩種。37、若ROM有5根地址輸入線(xiàn)，有8根數(shù)據(jù)輸出線(xiàn)，則ROM的字線(xiàn)數(shù)為（ 32 ），ROM的容量為（ 256 ）。38、把移位寄存器的（ 輸出 以一定方式饋送到 ）串行輸入端 ，即得到（ 移位寄存器型 ）計(jì)數(shù)器。39、一個(gè)十進(jìn)制加法計(jì)數(shù)器需要由（ 4個(gè) ）JK觸發(fā)器組成。 40、RAM與ROM比較，其優(yōu)點(diǎn)是（ 讀寫(xiě)方便

8、，使用靈活 ）；缺點(diǎn)是（ 掉電丟失信息 ）。41、順序脈沖發(fā)生器可分成（ 計(jì)數(shù)型 ）和（ 移位型 ）兩大類(lèi)。42、555定時(shí)器由（ 分壓器 ）、（ 比較器 ）、（ 基本RS觸發(fā)器 ）、（ 晶體管開(kāi)關(guān) ）和（ 輸出緩沖器 ）五部分組成。43、施密特觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)（ “0”態(tài)和“1”態(tài) ），其維持與轉(zhuǎn)換完全取決于（ 輸入電壓的大小 ）。44、單穩(wěn)態(tài)觸發(fā)器狀態(tài)有一個(gè)（ 穩(wěn)定狀態(tài) ）和一個(gè)（ 暫穩(wěn)狀態(tài) ）。45、多諧振蕩器是一種（ 自激振蕩 ）電路，它沒(méi)有（ 穩(wěn)態(tài) ），只有兩個(gè)（ 暫穩(wěn)態(tài) ）。它不需要外加觸發(fā)信號(hào)，就能自動(dòng)的輸出（ 矩形 ） 脈沖。46、石英晶體多諧振蕩器的振蕩頻率僅決定于晶體本

9、身的( 諧振頻率 )，而與電路中( RC )的數(shù)值無(wú)關(guān)。47、48、AD轉(zhuǎn)換器是把（ 模擬量 ）轉(zhuǎn)換為（ 數(shù)字量 ）的轉(zhuǎn)換器。D/ A轉(zhuǎn)換器是把（ 數(shù)字量 ）轉(zhuǎn)換為（ 模擬量 ）的轉(zhuǎn)換器。49、衡量D/A和A/D轉(zhuǎn)換器性能優(yōu)劣的主要指標(biāo)都是（ 轉(zhuǎn)換精度 ）和（ 轉(zhuǎn)換速度 ）。50、A/D轉(zhuǎn)換過(guò)程四個(gè)步驟的順序是（ 采樣 ）、（ 保持 ）、（ 量化 ）、（ 編碼 ）。二、選擇題1、數(shù)字電路中使用的數(shù)制是（ B ）。 A、十進(jìn)制 B、 二進(jìn)制 C、十六進(jìn)制 D、八進(jìn)制2、二進(jìn)制數(shù)1111100.01對(duì)應(yīng)的十進(jìn)制數(shù)為( D )。 A、140.125 B、125.50 C、136.25 D、124.2

10、53、十進(jìn)制數(shù)127.25對(duì)應(yīng)的二進(jìn)制數(shù)為( A )。 A、1111111.01 B、10000000.1 C、1111110.01 D、1100011.114、將二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的共同規(guī)則是（ C ）。 A、除十取余 B、乘十取整 C、按權(quán)展開(kāi) D、以上均可5、標(biāo)準(zhǔn)與或式是由（ D ）構(gòu)成的邏輯表達(dá)式。 A、最大項(xiàng)之積 B、最小項(xiàng)之積C、最大項(xiàng)之和 D、最小項(xiàng)之和6、函數(shù)的最簡(jiǎn)與或式為( C )。 A、AB B、 C、1 D、07、n個(gè)變量可以構(gòu)成（ C ）個(gè)最小項(xiàng)。 A、n B、2n C、2n D、2n18、若輸入變量A、B全為1時(shí)，輸出F=0，則其輸入與輸出關(guān)系是

11、( B )。 A、非 B、與非 C、與 D、或9、標(biāo)準(zhǔn)與或式是由（ B ）構(gòu)成的邏輯表達(dá)式。 A、與項(xiàng)相或 B、最小項(xiàng)相或 C、最大項(xiàng)相與D、或項(xiàng)相與10、以下表達(dá)式中符合邏輯運(yùn)算法則的是（ D ） 。 A、C·C=C2 B、1+1=10 C、0<1 D、A+1=111、下列邏輯式中，正確的是（ A ）。 A、 B、 A+A=1 C、A·A=0 D、 A·A=112、ABC( C )。A、A B、BC C、(AB)(AC) D、AC13、 兩者的關(guān)系是( A )。A、 B、 C、 14、同或邏輯Z對(duì)應(yīng)的邏輯圖是（ C ）。=1ABZ=1ABZ1ABZ1ABZ

12、B、A、C、D、15、有三個(gè)輸入端的或非門(mén)電路，要求輸出高電平，其輸入端應(yīng)是( C )。A、全部為高電平 B、至少一個(gè)端為高電平 C、全部為低電平 D、至少一個(gè)端為低電平 16、具有“線(xiàn)與”邏輯功能的門(mén)電路有( B )。A、三態(tài)門(mén) B、集電極開(kāi)路門(mén) C、與門(mén) D、或門(mén) 17、對(duì)于負(fù)邏輯而言，某邏輯電路為與門(mén)，則對(duì)于正邏輯而言，該電路為( C )。A、與非門(mén) B、或非門(mén) C、 或門(mén) D、與門(mén)18、集電極開(kāi)路門(mén)(OC門(mén))在使用時(shí)須在( B )之間接一電阻。A、輸出與地 B、輸出與電源 C、輸出與輸入19.一個(gè)兩輸入端的門(mén)電路，當(dāng)輸入為0和1時(shí)，輸出不是1的門(mén)是（ B ）。 A、與非門(mén) B、或非門(mén)

13、C、異或門(mén) 20、若在編碼器中有50個(gè)編碼對(duì)象，則要求輸出二進(jìn)制代碼位數(shù)為( B )位。 A、5 B、6 C、10 D、5021、如需要判斷兩個(gè)二進(jìn)制數(shù)的大小或相等，可以使用( D )電路。A、譯碼器 B、編碼器 C、數(shù)據(jù)選擇器 D、數(shù)據(jù)比較器22、八輸入的編碼器按二進(jìn)制編碼時(shí)，輸出端的個(gè)數(shù)是（ B ）。 A、2個(gè) B、 3個(gè) C、4個(gè) D、8個(gè)23、和數(shù)據(jù)分配器使用相同型號(hào)MSI的組合邏輯電路是( A )。A、譯碼器 B、編碼器 C、數(shù)據(jù)選擇器 D、數(shù)據(jù)比較器24、組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有( A )和( B ) 。 A、修改邏輯設(shè)計(jì) B、在輸出端接入濾波電容 C、后級(jí)加緩沖電路

14、60;     D、屏蔽輸入信號(hào)的尖峰干擾25、數(shù)據(jù)分配器輸入端的個(gè)數(shù)是( B )。A、2個(gè) B、1個(gè) C、4個(gè) D、8個(gè)26、一片容量為1024字節(jié)×4位的存儲(chǔ)器，表示有( C )個(gè)存儲(chǔ)單元。 A、1024 B、4 C、4096 D、827、下列觸發(fā)器中存在約束條件的是( A )。A、RS觸發(fā)器 B、JK觸發(fā)器 C、D觸發(fā)器 D、T觸發(fā)器28、JK觸發(fā)器在時(shí)鐘脈沖的作用下，如果要使，則輸入信號(hào)JK應(yīng)為( A )。 A、J=1，K=1 B、 J=0，K=1 C、J=0，K=0 D、J=1，K=029、RS觸發(fā)器的約束條件是( D )。 A、 R

15、+S =1 B、 R+S=0 C、 RS=1 D、 RS=030、JK觸發(fā)器欲在CP作用后保持原狀態(tài)，則JK的值是( D )。A、JK11 B、JK10 C、JK01 D、JK0031、Mealy型時(shí)序邏輯電路的輸出 ( C )。A、只與電路的現(xiàn)態(tài)有關(guān) B、只與電路的輸入有關(guān)C、與電路的現(xiàn)態(tài)和電路的輸入有關(guān) D、與電路的現(xiàn)態(tài)和電路的輸入無(wú)關(guān)32、若4位同步二進(jìn)制加法計(jì)數(shù)器當(dāng)前的狀態(tài)是0111，下一個(gè)輸入時(shí)鐘脈沖后，其內(nèi)容變?yōu)? C )。 A、0111 B、0110 C、1000 D、001133、 A、0011 B、1000 C、1001 D、001134、下圖所示為某時(shí)序邏輯電路的時(shí)序圖，由

16、此可判斷該時(shí)序電路具有的功能是( A ) 。 A、十進(jìn)制計(jì)數(shù)器 B、九進(jìn)制計(jì)數(shù)器 C、四進(jìn)制計(jì)數(shù)器 D、八進(jìn)制計(jì)數(shù)器CPQ0Q1Q2Q335、構(gòu)成同步二進(jìn)制計(jì)數(shù)器一般應(yīng)選用的觸發(fā)器是（ C ）。A、D觸發(fā)器 B、RS觸發(fā)器 C、JK觸發(fā)36、構(gòu)成四位寄存器應(yīng)選用（ B ）。A、2個(gè)觸發(fā)器； B、4個(gè)觸發(fā)器 C、16個(gè)觸發(fā)器37、需用( B )片74LS161構(gòu)成六十進(jìn)制計(jì)數(shù)器。A、1片 B、2片 C、3片 D、4片38、555構(gòu)成的施密特觸發(fā)器的回差電壓UT為( D )。A、VCC B、VCC/2 C、2VCC/3 D、VCC/3 39、能起到定時(shí)作用的觸發(fā)器是( C )。A、施密特觸發(fā)器 B

17、、雙穩(wěn)態(tài)觸發(fā)器 C、單穩(wěn)態(tài)觸發(fā)器 D、多諧振蕩器40、對(duì)電壓、頻率、電流等模擬量進(jìn)行數(shù)字處理之前，必須將其進(jìn)行( B )。A、D/A轉(zhuǎn)換 B、A/D轉(zhuǎn)換 C、直接輸入 D、隨意三、計(jì)算題1、將十進(jìn)制數(shù)63.125轉(zhuǎn)換為二進(jìn)制數(shù)和八進(jìn)制數(shù)。解：(63.125)10= (111111.001)2= (77.1)82、將二進(jìn)制數(shù)1111100.01轉(zhuǎn)換為十六進(jìn)制數(shù)和十進(jìn)制數(shù)。解： (1111100.01)2= (7C.4)16 = (124. 25)103、型號(hào)為2764的EPROM地址線(xiàn)為13，位線(xiàn)為8，試計(jì)算它的容量。解 ：其容量為：213×8=8192×8=8×1

18、024×8=8K×8四、邏輯函數(shù)式變換 1、用公式法將下列邏輯函數(shù)式化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式解：2、將下列邏輯函數(shù)式展開(kāi)成最小項(xiàng)表達(dá)式解： 五、用卡諾圖化簡(jiǎn)法將下列函數(shù)化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式 解：ABCD00000111100111100111000010110000ABCD00000111100111101×1×1××1010×010× 六、作圖題1、電路及CP、S、R的波形如圖1所示，試對(duì)應(yīng)畫(huà)出的波形。QQ 圖12、邊沿觸發(fā)器及CP、J、K的波形如圖2所示，試對(duì)應(yīng)畫(huà)出的波形。QQ 圖23、邊沿觸發(fā)器及CP、D的波形如圖3所示，試對(duì)應(yīng)畫(huà)出的波形。QQ 圖34、電路及A、B和CP的波形如圖4所示，試畫(huà)出Q端的波形，設(shè)觸發(fā)器的初始狀態(tài)Q1。ABCP =1ABCPQDQABDQCP 圖4解：，故根據(jù)A、B的波形異或可先畫(huà)出D觸發(fā)器的D端波形，然后再根據(jù)D端的波形畫(huà)出D觸發(fā)器的Q端波形。如圖4右圖所示。5、已知JK觸發(fā)器電路和A、B和CP的波形如圖5所示，試畫(huà)出JK觸發(fā)器Q