波形發(fā)生器的電路設(shè)計(jì)

1、提示，按照要求進(jìn)行修改后，請(qǐng)將所有批注刪除！黑龍江大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）檔案編碼：jx21-045-080615W-學(xué)號(hào)將學(xué)號(hào)兩字刪除，添加自己的學(xué)號(hào)學(xué)院：電子工程學(xué)院專業(yè)：集成電路設(shè)計(jì)與集成系統(tǒng)年級(jí)：2006學(xué)生姓名添加自己的姓名：畢業(yè)論文題目田間畢業(yè)論文題目：指導(dǎo)教師添加指導(dǎo)教師姓名：裝訂日期： 2010年 5 月 28 日備注欄摘 要根據(jù)現(xiàn)代電子系統(tǒng)對(duì)信號(hào)源的頻率穩(wěn)定度、準(zhǔn)確度及分辨率越來(lái)越高的要求，也是為了能過(guò)方便的產(chǎn)生波形平滑、頻率穩(wěn)定的任意波形，本文提供了一種任意波形發(fā)生器的設(shè)計(jì)方案。從而結(jié)合直接數(shù)字式頻率合成器（DDS）的優(yōu)點(diǎn)，利用FPGA芯片的可編程性和實(shí)現(xiàn)方案易改動(dòng)的特點(diǎn)

2、，提出一種基于FPGA和DDS技術(shù)的任意波形發(fā)生器設(shè)計(jì)方案。采用VHDL（運(yùn)用自頂向下設(shè)計(jì)思想設(shè)計(jì)多功能數(shù)字波形發(fā)生器的問(wèn)題）和原理圖輸入方式，在Quartus II平臺(tái)下實(shí)現(xiàn)該設(shè)計(jì)的綜合、仿真。通過(guò)實(shí)驗(yàn)可以看出，采用該方法設(shè)計(jì)的任意波形發(fā)生器輸出的波形與傳統(tǒng)的波形發(fā)生器相比，具有波形平滑、無(wú)毛刺、波形穩(wěn)定度高、頻率穩(wěn)定度和分辨率高等眾多優(yōu)點(diǎn)。而且該波形發(fā)生器電路簡(jiǎn)單，程控方便，產(chǎn)生的波形具有相噪好、頻率步進(jìn)低、輸出電平分辨率小和相位可調(diào)等優(yōu)點(diǎn)。關(guān)鍵詞波形發(fā)生器；現(xiàn)場(chǎng)可編程門陣列；直接數(shù)字頻率合成AbstratAccording to modern electronic systems for

3、 signal source frequency stability, accuracy and resolution of increasingly high demands, also have a wave in order to facilitate smooth any waveform, frequency stability, this article provides you with an arbitrary waveform generator design. Combination of direct digital frequency synthesizer (DDS)

4、 the advantages of using programmable FPGA chip and solution features easy changes, proposed a design based on FPGA and arbitrary waveform generator based on DDS technology programmer. VHDL (using top-down design problems of the design of multifunction digital waveform generator) and schematic captu

5、re, Quartus II implements the integrated design, simulation platform. Through experiments, we can see, using the method output waveforms of arbitrary waveform generator and the design of tradition than waveform generator, smooth, glitch-free, with waveform wave high stability, and high frequency sta

6、bility and resolution of many benefits. And the waveform generator circuit is simple, easy to program, the resulting wave with phase noise, low step frequency, output level resolution and phase adjustment and other benefits.Keywordswaveform generator; field programmable gate arrays; direct digital f

7、requency synthesis目錄摘 要IAbstractII第一章 緒論11.1 研究背景11.2目的意義11.3國(guó)內(nèi)外研究現(xiàn)狀2外研究現(xiàn)狀2內(nèi)研究現(xiàn)狀21.4國(guó)內(nèi)外研究發(fā)展趨勢(shì)21.5 論文內(nèi)容及安排3第二章 數(shù)字密碼鎖的基本原理42.1 設(shè)計(jì)原理42.1.1 密碼鎖設(shè)計(jì)總體框架4密碼總量的確定4密碼制式的選擇52.2 密碼鎖的結(jié)構(gòu)體52.2.1 分頻模塊5盤模塊62.2.3 信號(hào)控制處理模塊82.2.4 顯示模塊92.3 本章小結(jié)：9第三章 基于FPGA的設(shè)計(jì)及VHDL語(yǔ)言介紹103.1 FPGA開發(fā)簡(jiǎn)介及發(fā)展103.1.1 FPGA設(shè)計(jì)方法及流程103.1.2 發(fā)展趨勢(shì)10發(fā)展特

8、點(diǎn)113.2 硬件描述語(yǔ)言簡(jiǎn)介113.3本章小結(jié)13第 四 章 QUARTUS系統(tǒng)環(huán)境下FPGA數(shù)字密碼鎖的仿真及分析144.1 QUARTUS簡(jiǎn)介144.2 程序仿真及分析144.3 本章小結(jié)18結(jié)論19參考文獻(xiàn)20附錄一21致謝33第一章 緒論1.1 研究背景 FPGA(Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程門陣列，屬于可編程邏輯器件的一種，是目前廣泛采用的一種可編程器件，它的應(yīng)用不僅使數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積，而且其時(shí)鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可貴性，非常實(shí)用與波形發(fā)生器的數(shù)字

9、電路部分?？删幊踢壿嬈骷?Programmable Logic Device, PLD）起源于20世紀(jì)70年代，是在專用集成電路的基礎(chǔ)上發(fā)展起來(lái)的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過(guò)軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級(jí)PLD時(shí)，不需額外地改變PCB電路板，只是計(jì)算機(jī)上修改和更新程序，是硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模。作為一種為電子測(cè)量和計(jì)量提供電信號(hào)的設(shè)備，它和萬(wàn)用表、示波器、頻率計(jì)等儀器一樣，是最普通、

10、最基本，也是應(yīng)用最廣泛的電子儀器之一，幾乎所有點(diǎn)參量的測(cè)量都需要用到信號(hào)發(fā)生器。從本質(zhì)上看，測(cè)量時(shí)一個(gè)將客觀物理量轉(zhuǎn)換成測(cè)試信息量的變換過(guò)程1。1.2目的意義在電子技術(shù)領(lǐng)域，常常需要頻率、波形、幅度都可調(diào)節(jié)的電信號(hào)，用于產(chǎn)生這種電信號(hào)的電子儀器稱作信號(hào)發(fā)生器。隨著現(xiàn)代電子技術(shù)的發(fā)展，在雷達(dá)、宇航、導(dǎo)航、通訊、電視廣播、電子測(cè)量、電子對(duì)抗和遙控遙測(cè)等實(shí)用領(lǐng)域，人們對(duì)信號(hào)源的頻率穩(wěn)定度、頻率純度、范圍和輸出頻率等提出了越來(lái)越精密的要求。而為了提高頻率的穩(wěn)定度，人們經(jīng)常采用的是晶體振蕩器等方法來(lái)解決，但是已不能滿足眾多應(yīng)用場(chǎng)合的要求。伴隨著電子測(cè)量技能與計(jì)算機(jī)技能的緊密結(jié)合，一種新的信號(hào)發(fā)生器任意波

11、形發(fā)生器應(yīng)運(yùn)而生，它可產(chǎn)生由用戶定義的任意復(fù)雜的波形，因而具有廣闊的運(yùn)用發(fā)展前景。1.3國(guó)內(nèi)外研究現(xiàn)狀自從上世紀(jì)40年代惠普為美國(guó)海軍實(shí)驗(yàn)室開發(fā)出第一臺(tái)信號(hào)發(fā)生器開始，信號(hào)發(fā)生區(qū)一直隨著電子技術(shù)、半導(dǎo)體技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展而發(fā)展，幾乎成為這些技術(shù)發(fā)展的縮影。從技術(shù)上看，信號(hào)發(fā)生器經(jīng)歷了由模擬信號(hào)發(fā)生器、數(shù)字信號(hào)發(fā)生器到虛擬信號(hào)發(fā)生器的發(fā)展過(guò)程2。傳統(tǒng)的波形發(fā)生器只能產(chǎn)生一些常規(guī)的信號(hào)如脈沖波、方波、正弦波、三角波等。隨著科學(xué)的不斷發(fā)展，傳統(tǒng)的發(fā)生器在一些場(chǎng)合已經(jīng)不能滿足特定的要求了，在許多研究領(lǐng)域中，不但需要一些常規(guī)的信號(hào)，還需要一些不規(guī)則信號(hào)。如某些電子設(shè)備的性能指標(biāo)測(cè)試、系統(tǒng)中各種瞬變波

12、形和電子設(shè)備中出現(xiàn)的各種干擾的模擬研究，還比如說(shuō)電鍍電源對(duì)于鍍層的影響等。對(duì)于這項(xiàng)領(lǐng)域的研究，我國(guó)起步較晚，與國(guó)外先進(jìn)技術(shù)相比還有很大差距，因此開發(fā)高性價(jià)比的任意波形發(fā)生器是迫在眉睫，對(duì)于我國(guó)電子行業(yè)有很大的意義，具有很廣泛的應(yīng)用前景，也可打破國(guó)外技術(shù)的壟斷和封鎖。1.4 論文內(nèi)容及安排第二章 波形發(fā)生器的基本原理2.1 基本原理由于是結(jié)合直接數(shù)字式頻率合成器，首先先介紹幾個(gè)概念：1頻率穩(wěn)定度：頻率穩(wěn)定度標(biāo)識(shí)了工作頻率的穩(wěn)定程度。頻率穩(wěn)定度a頻率穩(wěn)定度發(fā)信機(jī)的每個(gè)波道都有一個(gè)標(biāo)稱的射頻中心工作頻率，用f0表示。工作頻率的穩(wěn)定度取決于發(fā)信本振源的頻率穩(wěn)定度。設(shè)實(shí)際工作頻率與標(biāo)稱工作頻率的最大偏差

13、值為f，則頻率穩(wěn)定度的定義為頻率穩(wěn)定度式中為K為頻率穩(wěn)定度。（K=f/f0）2頻率分辨率：頻率分辨率是指將兩個(gè)相鄰譜峰分開的能力。在實(shí)際應(yīng)用中是指分辨兩個(gè)不同頻率信號(hào)的最小間隔。3輸出頻率輸出范圍：輸出頻率范圍是指頻率合成器輸出最低頻率fomin和最高頻率fomax之間的變化范圍。fmaxfmin越大，頻率合成器的輸出頻率范圍越寬，有時(shí)也對(duì)相對(duì)帶寬f來(lái)衡量其輸出頻率范圍： f=fmax-fmin）/（fmax+fmin）/2*100%第三章 基于FPGA的設(shè)計(jì)及VHDL語(yǔ)言介紹3.1 FPGA開發(fā)簡(jiǎn)介及發(fā)展3.1.1 FPGA設(shè)計(jì)方法及流程FPGA是可編程芯片，因此FPGA的設(shè)計(jì)方法包括硬件設(shè)

14、計(jì)和軟件設(shè)計(jì)兩部分。硬件包括FPGA芯片電路、存儲(chǔ)器、輸入/輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的HDL程序以及最新才流行的嵌入式C程序。目前微電子技術(shù)已將發(fā)展到SOC階段，即集成系統(tǒng)（Integrated System）階段，相對(duì)于集成電路（IC）的設(shè)計(jì)思想有著革命性的變化。SOC是一個(gè)復(fù)雜的系統(tǒng)，它將一個(gè)完整產(chǎn)品的功能集成在一個(gè)芯片上，包括核心處理器、存儲(chǔ)單元、硬件加速電源以及眾多的外部設(shè)備接口等，它具有設(shè)計(jì)周期長(zhǎng)、實(shí)現(xiàn)成本高等特點(diǎn)，因此器設(shè)計(jì)方法必然是自頂向下的從系統(tǒng)級(jí)到功能模塊的軟、硬件協(xié)同設(shè)計(jì)，達(dá)到軟、硬件的無(wú)縫結(jié)合。自頂向下的設(shè)計(jì)流程從系統(tǒng)級(jí)設(shè)計(jì)開始，劃分為若干個(gè)二級(jí)但愿，再把各

15、個(gè)二級(jí)單元?jiǎng)潪橄乱粚哟蔚幕?，一直下去，知道能夠使用基本模型或者IP核直接實(shí)現(xiàn)為止。流行的FPGA 開發(fā)工具都提供了層次化管理，可以有效地梳理復(fù)雜的層次，使得用戶能夠方便地查看某一層次模塊的源代碼，以便修改錯(cuò)誤。FPGA的設(shè)計(jì)流程就是利用EDA開發(fā)軟件和編程工具對(duì)FPGA芯片記性開發(fā)的過(guò)程。FPGA的開發(fā)流程一般包括電路功能設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)與布局布線、時(shí)序仿真與驗(yàn)證、板級(jí)仿真與驗(yàn)證以及芯片編程與調(diào)試等主要步驟。3.1.2 發(fā)展趨勢(shì)可編程邏輯器件的發(fā)展可以劃分為4個(gè)階段，即從20世紀(jì)70年代初到70年代中為第一階段，20世紀(jì)70年代中到80年代為第二階段，20世紀(jì)

16、80年代到90年代末為第三階段，20世紀(jì)90年代末到目前為第四階段。第一階段的可編程器件只有簡(jiǎn)單的可編程只讀存儲(chǔ)器（PROM）紫外線可擦除只讀存儲(chǔ)器（IPROM）和電可擦除存儲(chǔ)器（EEPROM）3種。由于結(jié)構(gòu)的限制，他們只能完成簡(jiǎn)單的數(shù)字邏輯功能。第二階段出現(xiàn)了結(jié)構(gòu)上稍微復(fù)雜的可編程陣列邏輯（PLA）和通用陣列邏輯（GAL）器件，正式被成為PLD，能夠完成各種邏輯預(yù)算功能。典型的PLD由“與”、“非”陣列組成用“與或”表達(dá)式來(lái)實(shí)現(xiàn)任意組合邏輯，所以PLD能以乘積和形式完成大量的邏輯組合。第三階段，Xilinx和Altera公司分別推出了與標(biāo)準(zhǔn)門陣列類似的FPGA以及類似于PLA結(jié)構(gòu)的擴(kuò)展性CP

17、LD。它們提高了邏輯運(yùn)算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及使用范圍寬等特點(diǎn)，兼容了PLD和通用門陣列的有點(diǎn)，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設(shè)計(jì)和中小規(guī)模（一般小于10000）產(chǎn)品生產(chǎn)的首選。第四階段出現(xiàn)了SOPC(System On Programmable Chip，編程的片上系統(tǒng))和SOC（System On Chip，片上系統(tǒng)）技術(shù)。它們是PLD和ASIC技術(shù)融合的結(jié)果，涵蓋了實(shí)時(shí)化數(shù)字信號(hào)處理技術(shù)、高速數(shù)據(jù)首發(fā)期間、復(fù)雜計(jì)算以及嵌入式系統(tǒng)設(shè)計(jì)技術(shù)的全部?jī)?nèi)容。Xilinx和Altera公司也推出了相應(yīng)的SOCFPGA產(chǎn)品，制造工藝已達(dá)到65um，系統(tǒng)

18、門數(shù)也超過(guò)百萬(wàn)門。3.1.3發(fā)展特點(diǎn)大容量、低電壓、低功耗FPGA。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對(duì)FPGA的低電壓、低功耗、的要求日益迫切。因此，無(wú)論那個(gè)廠家、那種類型的產(chǎn)品，都在瞄準(zhǔn)這個(gè)方向而努力。系統(tǒng)級(jí)高密度FPGA。隨著生產(chǎn)規(guī)模的提高，產(chǎn)品應(yīng)用成本的下降，F(xiàn)PGA的應(yīng)用已經(jīng)不是過(guò)去的僅僅使用于系統(tǒng)接口部件的現(xiàn)場(chǎng)集成，而是將它靈活地應(yīng)用于系統(tǒng)級(jí)（包括其核心功能芯片）設(shè)計(jì)之中。FPGA和ASIC出現(xiàn)相互融合。雖然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強(qiáng)、低功耗，但其設(shè)計(jì)復(fù)雜，并且有批量要求。FPGA價(jià)格較低廉，能在現(xiàn)場(chǎng)進(jìn)行編程，但它們體積大、能力有限，而且功耗比ASIC大。正因如此，F(xiàn)PGA和ASI

19、C正在互相融合，取長(zhǎng)補(bǔ)短。動(dòng)態(tài)可重構(gòu)FPGA。動(dòng)態(tài)可重構(gòu)FPGA是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動(dòng)態(tài)重構(gòu)電路邏輯的能力。3.2 硬件描述語(yǔ)言簡(jiǎn)介可變成邏輯器件內(nèi)部包含可編程的“與或”門陣列或者查找表結(jié)構(gòu)以及可編程的觸發(fā)器，這些資源來(lái)提供了實(shí)現(xiàn)包括組合邏輯電路和時(shí)序邏輯電路的硬件基礎(chǔ)。如果試圖通過(guò)手工對(duì)每個(gè)邏輯門的輸入和觸發(fā)器的工作進(jìn)行狀態(tài)進(jìn)行“編程”，可以想象那是多么的麻煩。在實(shí)際電路的組裝方面，這樣與基于標(biāo)準(zhǔn)邏輯器件設(shè)計(jì)數(shù)字系統(tǒng)相比并沒(méi)有實(shí)質(zhì)性的改變。電子設(shè)計(jì)自動(dòng)化（Electronic Design Automatic, EDA）技術(shù)應(yīng)用計(jì)算機(jī)克服

20、了上述困難為可編程邏輯器件提供了一種簡(jiǎn)潔且方便的方法。電子設(shè)計(jì)自動(dòng)化技術(shù)，使得設(shè)計(jì)者的工作僅限于利用軟件的方式來(lái)實(shí)現(xiàn)系統(tǒng)的硬件功能。在電子設(shè)計(jì)自動(dòng)化的工具平臺(tái)上，設(shè)計(jì)者可以使用硬件描述語(yǔ)言（Hardware Description Language, HDL）描繪出硬件的結(jié)構(gòu)和行為；接著完成設(shè)計(jì)文件的邏輯編譯、羅技綜合、邏輯優(yōu)化以及仿真測(cè)試；最后把完成的設(shè)計(jì)下載到可編程邏輯器件中。可編程邏輯器件被編程以后，這個(gè)可編程邏輯器件便有了相應(yīng)的功能。美國(guó)國(guó)防部在20世紀(jì)70年代末和80年代初提出了VHSIC（Very High Speed Integrated Circuit）計(jì)劃，VHSIC計(jì)劃的目

21、標(biāo)是為下一代集成電路的生產(chǎn)、實(shí)現(xiàn)階段性的工藝極限以及完成10萬(wàn)門級(jí)以上的設(shè)計(jì)，建立一項(xiàng)新的描述方法。1981年，美國(guó)國(guó)防部提出了一種新的硬件描述語(yǔ)言，稱為“超高速集成電路硬件描述語(yǔ)言”（VHSIC Hardware Description Language）,簡(jiǎn)稱VHDL。當(dāng)這個(gè)語(yǔ)言被首次開發(fā)出來(lái)時(shí)，其目標(biāo)只是一個(gè)使電路文本化的一種標(biāo)準(zhǔn)，主要是為了使用采用了文本描述的設(shè)計(jì)能夠?yàn)槠渌随i理解，同時(shí)也用作模型語(yǔ)言，能采用軟件進(jìn)行模擬。VHDL的結(jié)構(gòu)和設(shè)計(jì)方法收到了Ada語(yǔ)言的影響，并吸收了其他硬件描述語(yǔ)言的優(yōu)點(diǎn)。1986年，IEEE致力于VHDL的標(biāo)準(zhǔn)化工作，為此成立了VHDL標(biāo)準(zhǔn)化小組，經(jīng)過(guò)了多

22、次的修改與擴(kuò)充，知道1987年12月VHDL才被接納為IEEE 1076標(biāo)準(zhǔn)。1988年，Milstd454規(guī)定所有為美國(guó)國(guó)防部設(shè)計(jì)的ASIC產(chǎn)品必須采用VHDL來(lái)進(jìn)行描述。1993年，IEEE 1076標(biāo)準(zhǔn)被修訂，更新為新的VHDL標(biāo)準(zhǔn)IEEE 1164。1996年，IEEE1076.3成為VHDL綜合標(biāo)準(zhǔn)。今天，VHDL已經(jīng)成為一個(gè)數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)國(guó)際標(biāo)準(zhǔn)，因此在電子產(chǎn)業(yè)界獲得了廣泛的應(yīng)用。VHDL能夠成為標(biāo)準(zhǔn)并獲得廣泛應(yīng)用，必然具有與其他硬件描述語(yǔ)言不同的地方，這恰恰是VHDL的優(yōu)越性所在。下面我們對(duì)VHDL的特點(diǎn)驚醒介紹，首先來(lái)看看VHDL的有點(diǎn)：功能強(qiáng)大、設(shè)計(jì)靈

23、活。VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的程序來(lái)描述復(fù)雜的邏輯功能。為了有效控制設(shè)計(jì)的實(shí)現(xiàn)，它還具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成；它支持階層設(shè)計(jì)，層層細(xì)化，最后可直接生成電路級(jí)描述；VHDL還支持同步電路、異步電路和隨即電路的設(shè)計(jì)。VHDL的設(shè)計(jì)非常靈活，這主要源于VHDL支持各種設(shè)計(jì)方法。強(qiáng)大的系統(tǒng)硬件描述能力。VHDL具有多層次描述系統(tǒng)硬件功能能力，可以從系統(tǒng)的數(shù)學(xué)模型知道門級(jí)電路。另外，高層次的行為描述可以與低層次的寄存器傳輸描述和結(jié)構(gòu)描述混合使用。VHDL能進(jìn)行系統(tǒng)級(jí)的硬件描述，這是它最突出的優(yōu)點(diǎn)。移植能力強(qiáng)。由于電子設(shè)計(jì)自動(dòng)化技術(shù)的普及和推廣，不同

24、的EDA廠商紛紛退出自己的EDA開發(fā)工具。各個(gè)EDA開發(fā)工具的不同導(dǎo)致了模擬工具、開發(fā)工具和操作平臺(tái)的不同，這樣就會(huì)對(duì)一些硬件描述語(yǔ)言的使用產(chǎn)生了限制。而這對(duì)VHDL的使用沒(méi)有絲毫的影響，現(xiàn)在幾乎所有的EDA開發(fā)工具都支持VHDL，這也正是VHDL廣泛使用的重要原因。VHDL語(yǔ)法規(guī)范、標(biāo)準(zhǔn)，易于共享與復(fù)用。VHDL語(yǔ)法規(guī)范、標(biāo)準(zhǔn)，可讀性強(qiáng)。用VHDL書寫的源文件既是程序，又是文檔；既是技術(shù)工程人員進(jìn)行設(shè)計(jì)成果交流的文件，也可作為合同簽約者之間的合同文本。支持廣泛、易于修改。由于與工藝無(wú)關(guān)易于ASIC移植上市時(shí)間短、成本低。VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)具有許多其他硬件描述語(yǔ)言所不具有的優(yōu)點(diǎn)以外

25、，它也存在一些缺點(diǎn)：不具有描述模擬電路的能力。雖然研究結(jié)果證明VHDL可以擴(kuò)展到電路級(jí)上，但在電路級(jí)上VHDL并不是一種理想的語(yǔ)言。目前IEEE的1076.1小組正在設(shè)計(jì)一種心的語(yǔ)言，這種語(yǔ)言能夠描述模擬電路和數(shù)?；旌想娐?。這個(gè)新雨燕將以VHDL為基礎(chǔ)，并在此基礎(chǔ)上增加描述模擬電路的擴(kuò)展內(nèi)容。綜合工具生成的邏輯實(shí)現(xiàn)有時(shí)不最佳。技術(shù)設(shè)計(jì)人員采用綜合工具鎖生成的邏輯實(shí)現(xiàn)有時(shí)候并不能讓人滿意，因?yàn)閮?yōu)化的結(jié)果往往依賴于設(shè)計(jì)的目標(biāo)。EDA工具的不同導(dǎo)致中和質(zhì)量的不同。不同的EDA工具對(duì)同一VHDL描述進(jìn)行綜合，往往產(chǎn)生不同的綜合質(zhì)量，這是因?yàn)椴煌腅DA工具采用不同的算法所致。3.3本章小結(jié) 本章簡(jiǎn)單介紹了FPGA的設(shè)計(jì)方法、流程、發(fā)展趨勢(shì)和特點(diǎn)。并介紹了EDA工具和VHDL的創(chuàng)立、發(fā)展歷史，了解了VHDL語(yǔ)言的優(yōu)點(diǎn)、缺點(diǎn)以及發(fā)展。第 四 章 QUARTUS系統(tǒng)環(huán)境下FPGA波形發(fā)生器的仿真及分析4.1 QUARTUS簡(jiǎn)介 本設(shè)計(jì)是用ALTERA公司提供的QUARTUS可編程器件的集成開發(fā)軟件。該軟件是一種優(yōu)秀的電子設(shè)計(jì)自動(dòng)化平臺(tái)，它提供了從設(shè)計(jì)輸入、設(shè)計(jì)綜合、仿真測(cè)試以及可編程邏輯器件的編程/配置等開發(fā)環(huán)節(jié)的全過(guò)程支持。QUARTUS