CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)

1、CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)靜態(tài)CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)偽nMOS邏輯級聯(lián)電壓開關(guān)邏輯(CVSL)CMOS傳輸門邏輯動態(tài)CMOS邏輯鐘控CMOS邏輯（C2MOS）預(yù)充電放電邏輯（動態(tài)CMOS）多米諾邏輯CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 前面討論過的許多電路都是實現(xiàn)組合邏輯的。在組合邏輯中，輸出僅僅是當(dāng)前各輸入的函數(shù)。對一個大型數(shù)字系統(tǒng)來講，組合邏輯是必要的，它負(fù)責(zé)數(shù)據(jù)加工。然而，一個復(fù)雜的數(shù)據(jù)處理需要一系列操作，而每一步操作的內(nèi)容和要求往往需要根據(jù)以前各個操作的結(jié)果。顯然，對于一個時序的數(shù)字處理系統(tǒng)，其輸出是與輸入的歷史有關(guān)的。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)

2、構(gòu)時序電路是由記憶元件與組合邏輯組成的。在MOS電路中，有兩類記憶元件:靜態(tài)記憶元件利用反饋動態(tài)記憶元件利用電容CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)它是由邏輯門反饋組成的。如圖是用NOR門交叉耦合而構(gòu)成的RS-Latch。其特性方程式為聯(lián)立方程式：QSQQRQR S0 0保持0 11 0100 1110 0QQLatch（鎖存器）：能夠接受和維持一位二進(jìn)制的部件。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)RS001 1011 0100 111保持QQ以NAND為基礎(chǔ)的RS-LatchRQQQSQCMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 在NOR式的RS-Latch中，R=0，S=0是不起作用的，R

3、=1，S=1是禁止的。 但在NAND式的RS-Latch中，R=0，S=0是禁止的，R=1，S=1是不起作用的。 注意到這些差別后，我們就可以靈活地使用這兩種RS-Latch。比較： 在NOR式RS-Latch中，Q=1是由S=1來置位的；Q=0是由R=1來復(fù)位的。 但在NAND式RS-Latch中，Q=1是由S=0來置位的；Q=0是由R=0來置位的。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)除了靜態(tài)記憶元件外，MOS工藝又提供了動態(tài)記憶元件，這是雙極型工藝所沒有的。靜態(tài)記憶系統(tǒng)中，只要電源是接通的，靜態(tài)記憶元件就會記住已有的狀態(tài)。在動態(tài)記憶系統(tǒng)中，動態(tài)記憶元件只能記住一段時間，大約1 2ms，過

4、后就不保證了。為了要長期記住已有的狀態(tài)，就需要不斷地刷新。最基本的MOS動態(tài)記 憶元件為一只開關(guān)加一 只電容器。如圖所示。靜態(tài)記憶元件很緊湊，允許設(shè)計高容量的記憶系統(tǒng)。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)比較：恢復(fù)邏輯靜態(tài)記憶元件和系統(tǒng)傳輸邏輯動態(tài)記憶元件和系統(tǒng) 前者能主動地克服噪聲的影響，恢復(fù)邏輯電平。而后者沒有這種功能。時序系統(tǒng)可以用許多方法來實現(xiàn)。有同步時序系統(tǒng)與異步時序系統(tǒng)之分。最常見、最容易設(shè)計的是同步時序系統(tǒng)，它采用一個中央時鐘來同步一系列操作，提供一個全局的通信規(guī)程，使芯片內(nèi)的數(shù)據(jù)有序地移動。時鐘周期，通常又分為若干個節(jié)拍(Sub-periods)或相(Phase)，以提供細(xì)微

5、的時間單元。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)靜態(tài)主從式移位寄存器動態(tài)移位寄存器動態(tài)移位寄存器DFF1C2MOS移位寄存器精簡的DFF時鐘驅(qū)動電路的問題CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)根據(jù)電路名稱就可以知道，該電路由兩部分組成：主鎖存器，它由NOR式RS-Latch組成，用于取數(shù)。從鎖存器，由NAND式RS-Latch組成，用于輸出數(shù)據(jù)。輸入數(shù)據(jù)D，在=1時刻已被鎖存到主鎖存器的QM處。 在=0時刻已被傳輸?shù)絈S處CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)經(jīng)過兩個節(jié)拍，即一個時鐘周期，數(shù)據(jù)D已從輸入端移到輸出端，并鎖存在從鎖存器中。最后輸出處又可以加一對與門，它與時鐘相與，規(guī)定只有當(dāng)=1

6、節(jié)拍，才有輸出。同時，一個和時鐘相與的門客觀上也能起選通和整形的作用，并為后面的連接提供一個良好的接口。注意：上述的主從移位寄存器盡管是加時鐘的，它仍然是一種靜態(tài)的移位寄存器。因為那個時鐘僅僅是移位信號，而不是作為動態(tài)控制之用，只要電源不斷，狀態(tài)就永遠(yuǎn)保持。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)動態(tài)移位寄存器是以動態(tài)記憶元件為基礎(chǔ)的。動態(tài)記憶元件是由一只開關(guān)和一只電容器組成的。如右圖所示, 當(dāng)開關(guān)合上，導(dǎo)通時，輸入數(shù)據(jù)將存入電容器上；當(dāng)開關(guān)斷開時，數(shù)據(jù)就保留在電容上。如果后面再接上一個動態(tài)記憶元件，那么只要時鐘控制適當(dāng)，就可以把數(shù)據(jù)轉(zhuǎn)移到第二級。如圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)

7、從上圖可看出，采用兩相時鐘是合適的，因為，當(dāng)1開關(guān)接通，輸入信號向電容C1充電（或放電），將輸入數(shù)據(jù)存入C1時，2開關(guān)應(yīng)當(dāng)是斷開的。當(dāng)2開關(guān)接通，數(shù)據(jù)從C1傳到C2時，1開關(guān)應(yīng)當(dāng)是斷開的。如果后面還有第三極，那么應(yīng)采用1時鐘。第四極用2時鐘。這樣，雙相時鐘交替地工作，將可以把輸入數(shù)據(jù)，一級級地向后傳輸，直到終端。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如果我們不愿意信號衰減，我們就必須要防止電荷共享，那就需要隔離，要去耦。目前，最好的方法是采用反相器來緩沖。然而，這樣的系統(tǒng)是不現(xiàn)實的。因為當(dāng)?shù)谝患墏魉偷降诙墪r，2開關(guān)接通，C1和C2有電荷共享問題。假定每級電容大小一樣，那么分壓比就是一半。因此

8、k級以后，信號將衰減2k倍。顯然，這樣的系統(tǒng)實際上是一種指數(shù)衰減傳輸線/延遲線。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)反相器是一個理想的隔離元件。1）它只能輸入影響輸出，輸出部分卻不能影響輸入。2）有了反相器，人們就可以利用反相器的輸入電容Cg作為存儲電容。原來的存儲電容就可以省掉。3）反相器本身是一個有源電路，輸出電容的充放電與輸入沒有直接關(guān)系，不存在電荷共享問題。4）反相器實際上是一個高增益的放大器，能夠恢復(fù)電平，能夠?qū)Σ淮蠛玫牟ㄐ芜M(jìn)行整形。所以，采用反相器隔離、緩沖后，動態(tài)移位寄存器是可以實現(xiàn)的。目前，廣泛采用CMOS動態(tài)移位寄存器。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)它用CMOS傳輸

9、門作為開關(guān)，再用CMOS反相器作為隔離。必須注意，由于反相器的介入，輸入數(shù)據(jù)被反相了，改變了極性，原量變非量，非量變原量。需要經(jīng)過兩級，極性才能恢復(fù)。故作為移位寄存器這樣一個目標(biāo)，每隔兩級，信號才復(fù)原，才算移了一位。因而，一個N位的移位寄存器實際上需要2N個動態(tài)存儲級，經(jīng)N個時鐘將數(shù)據(jù)移出。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)采用兩相不重疊時鐘交替饋送。當(dāng)奇數(shù)級接通時，偶數(shù)級就斷開。當(dāng)偶數(shù)級接通時，奇數(shù)級就斷開。于是，輸入數(shù)據(jù)就象波浪一樣，一級一級地傳下去。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)注意：時鐘1與2之間應(yīng)有間歇，否則由于時鐘的偏移或時鐘傾斜都會引起兩相時鐘重疊。如圖所示。在重疊期

10、間，所有的開關(guān)全都接通，輸入數(shù)據(jù)就會直接穿透到輸出端，從而失去存儲和移位的功能。因此，必須專門設(shè)計非重疊時鐘，在允許的偏斜(Skew)和Slow范圍內(nèi)正常工作。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)上面介紹動態(tài)移位寄存器時已經(jīng)發(fā)現(xiàn)，動態(tài)移位寄存器是兩級一組的。如果我們?nèi)我饨厝杉墸鐖D所示。它又非常類似于主從鎖存器。在1作用下，將數(shù)據(jù)D輸入電容C1，在第二相2期間，數(shù)據(jù)就傳到C2，且獲得輸出。假定輸出狀態(tài)用Q表示，下一個狀態(tài)Qn+1就是當(dāng)前的輸入狀態(tài)D，即Qn+1=Dn上式實際上就是標(biāo)準(zhǔn)的D觸發(fā)器的特性方程式。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)然而，這種DFF同往常的DFF是有區(qū)別的。在這

11、種DFF中，信息是存放在電容器中的，而不是存放在雙穩(wěn)態(tài)鎖存器中的。整個電路是開環(huán)的，沒有正反饋，沒有鎖存機(jī)理，它只是傳輸門和反相器交替級聯(lián)而成。它采用雙相時鐘，是非重疊時鐘1、2，它與重疊時鐘、不一樣。這種簡單的DFF往往稱為稱為DFF1型型。由此可見，動態(tài)移位寄存器實際上是由一系列DFF1級聯(lián)而成，或者，DFF1只是動態(tài)移位寄存器中的一位。把傳輸門與反相器結(jié)合在一起組成一個電路單元，并非僅有DFF1一種形式。早先介紹過C2MOS電路，也是傳輸門與反相器相結(jié)合的。預(yù)充電技術(shù)的各種電路中，也把傳輸門同反相器相結(jié)合。故可以相信，將存在另一類DFF。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如圖所示，這

12、是兩級C2MOS反相器的級聯(lián)，第一級用時鐘1，第二級用時鐘2。兩級時鐘不同，這一點同以前的用法不一樣。輸入數(shù)據(jù)D是直接加到反相器上，即存放在它的輸入電容C1上的。當(dāng)1=1時，電源加到CMOS反相器上，反相器工作，可以輸出D，它存放在后級的輸入電容C2上。當(dāng)1=0時，反相器上沒有電源，不工作，輸出節(jié)點就保持原狀態(tài)。直到2=1，這個存放在C2上的數(shù)據(jù)D又傳送到第二級反相器的輸出端Q，得到的數(shù)據(jù)為D，恢復(fù)原來面目。顯然，這樣的兩級C2MOS反相器實際上也是一種DFF，它同樣滿足DFF的特性方程式Qn+1=DnCMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)若把N個這樣的DFF級聯(lián)起來，顯然 可以構(gòu)成一個N位的

13、動態(tài)移位寄存器。但這種DFF的性能不好，電荷共享問 題嚴(yán)重。如右圖所示。由于節(jié)點a和節(jié)點b上有 寄生電容Ca和Cb。在=1期間，分別 被充電到Vdd和0。在=0時，這些電 荷、電位仍保持在那里，影響了反相 器的工作。正常情況下，=0時，時鐘開關(guān)不通， 反相器無電源不工作，輸出狀態(tài)保持不變。但由于Ca和Cb上已充了電壓，其值正好等于電源電壓Vdd和0， 反相器有電源，可以工作。使電荷再分配后，影響著原先保存 的電壓。造成數(shù)據(jù)出錯CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 但是只要把時鐘開關(guān)放到反相器中去，性能大不一樣。如圖所示。時鐘位置交換后，情況發(fā)生了根本變化。盡管在Vi=0時，Ca上將充電到Vd

14、d，在Vi=1時，Cb被充電到0，但只有當(dāng)=1時，才會有輸出。若=0，無論如何也不輸出。因此，該電路根本不存在電荷再分配問題。況且，Vi=0時，Ca充電到Vdd，和Vi=1時，Cb充電到0，本身就體現(xiàn)了反相器工作是我們正需要的。稱為稱為DFF2CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)采用DFF2也可以組成動態(tài)移位寄存器。比較DFF1與DFF2：電路元件個數(shù)相同，性能一樣。DFF2的版圖簡便，因為它少一根連線。DEF1DEF2CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如果把DFF1中傳輸門的輸入端上的P管與N管的連線省掉，就得到DFF2。如圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)在DFF1中，傳

15、輸門與反相器是分得開的。如圖所示。傳輸門放在前面，反相器在后面。但在DFF2中，傳輸門與反相器結(jié)合在一起，分不開的。如圖所示。傳輸門是放在后面的，或者說是放在輸出口上的。也可把這兩種DFF畫成如下圖所示的符號。意味著它是一種受控的反相器CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 為了精簡DFF的晶體管數(shù)目，人們提出了3管/6管DFF。方法很簡單，用NMOS傳輸門代替CMOS傳輸門，省一個管子。如下圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)精簡的DFF的特點：1）每級省一個管子，每位省2個管子，芯片的密度可以增加。2）與NMOS動態(tài)移位寄存器相比，它仍屬于CMOS動態(tài)DFF，不需要做耗盡型負(fù)載管

16、。3）采納NMOS傳輸門后，有電平蛻化現(xiàn)象。盡管經(jīng)過反相器是可以恢復(fù)的，不影響數(shù)據(jù)的精度，但是，由于CMOS反相器的輸入電壓降低，減小了驅(qū)動能力，降低了下拉速度，而且還損失了噪聲容限。4）也可能引起靜態(tài)功耗。因為輸入電壓減小了，若P管的門限電壓比較小，P管有可能導(dǎo)通，結(jié)果是N管和P管一起導(dǎo)通，產(chǎn)生靜態(tài)功耗。雖然這并不是肯定性的，但在計算總功耗時，必須要加以考慮。5）由于傳輸門只要一個管子，減小了傳輸門的輸入電容，因而，上升沿可以更陡?？傊咲FF優(yōu)點多、突出，頗受歡迎。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)兩大類移位寄存器和相應(yīng)的DFF比較：靜態(tài)移位寄存器和相應(yīng)的DFF和Latch，都是依

17、靠正反饋，雙穩(wěn)態(tài)來鎖存信息的，其電路程式、構(gòu)造和特點都同TTL雙極型電路一致。電路較為復(fù)雜，管子數(shù)目多，速度慢。動態(tài)移位寄存器，及其相應(yīng)的DFF，是依靠電容存放信息的。電路簡單，管子少，速度快。但是，時鐘不能停，且時鐘頻率不能太低，否則信息要“漏掉”。這類電路是MOS電路中所特有的，在雙極型TTL中很少見到這類電路。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)時鐘頻率的限制。時鐘信號的競爭。時鐘控制的相數(shù)，譬如，單相時鐘，如在Domino Logic中使用。雙相時鐘，與，如C2MOS中使用。重疊時鐘，1和2，如動態(tài)移位寄存器中使用。準(zhǔn)兩相時鐘，實際上是四相時鐘: 1，1和2, 2。在預(yù)充電技術(shù)中使用

18、四相時鐘，1，2，3，4，或12，23，34， 41等等，在預(yù)充電技術(shù)中使用。時鐘一多，問題就來了: 由于延遲、上升沿、下降沿、內(nèi)阻等不均勻，都會引起競爭問題。多相時鐘布線困難，有更多的寄生效應(yīng)，有串?dāng)_，保持困難等等。因而，在設(shè)計時，總得盡量減少時鐘個數(shù)。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)鎖存原理NMOS半靜態(tài)鎖存器CMOS半靜態(tài)鎖存器:單時鐘CMOS電路半靜態(tài)鎖存器:雙時鐘CMOS電路CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)在RS-Latch的真值表中有一行是“保持”。所謂“保持”是指，外接的R、S信號不改變Latch內(nèi)部的狀態(tài)。在NOR式RS-latch中， “保持”是出現(xiàn)在R=0, S

19、=0 情況下的。對于NOR門來講，R=0, S=0, 就意味著沒有接R, S線。那么，Latch就變?yōu)閮蓚€反相器交叉耦合連接。如圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)在NAND式的Latch中， “保持”是出現(xiàn)在R=1，S=1場合，因為對于NAND門，輸入端高電位等于這根線沒有接。因此，NAND式的Latch也變成兩個交叉耦合連接。如圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)若把電路重新改畫一下，可以發(fā)現(xiàn)，交叉耦合的反相器實際上是二個反相器的閉合環(huán)路。如圖所示反相兩次是正反饋。反相器本身就是一個高增益放大器。因此，在輸入端只要有一點點變化，輸出就會有較大的變化，經(jīng)兩級反相反饋回來就

20、會引起更大的變化，或者越來越大，或者越來越小，最終達(dá)到穩(wěn)定狀態(tài)。其中一個反相器輸入為0，輸出為1，另一個反相器輸入為1，輸出為0，呈現(xiàn)雙穩(wěn)態(tài)可以存儲信息。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)通常，總是利用外接控制信號，來干預(yù)這個閉合環(huán)路，使得外界對兩個反相器的影響有所不同。然后，采用閉環(huán)自身的功能，自動地調(diào)整內(nèi)部狀態(tài)，以達(dá)到同外加的S或R信號相容。在NOR式的RS-Latch中，實際上是利用OR的功能，把控制信號加到反相器的輸入端上，以操作閉環(huán)所形成的內(nèi)部狀態(tài)。在NAND式的RS-Latch中，是利用AND功能將控制信號加到反相器輸入端，以控制Latch的內(nèi)部狀態(tài)CMOS邏輯CMOS、NMO

21、S標(biāo)準(zhǔn)結(jié)構(gòu)但在SRAM的存儲單元中，是利用傳輸門的“線或”連接來控制Latch的。如圖所示。如果在bit線上已有Data，只要地址選中（Word線），它就會改變Latch的內(nèi)部狀態(tài)，將信息鎖存進(jìn)去。同時，由于傳輸門是雙向的，也可以作為輸出：把鎖存器中的內(nèi)部狀態(tài)傳到bit上，就是讀出?？傊?，RS-Latch和存儲單元都是把控制信號加在閉環(huán)的某一節(jié)點上，以改變Latch的內(nèi)部狀態(tài)，并不改變閉合環(huán)路本身。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)開關(guān)S1與S2互補(bǔ)。當(dāng)S2閉合時，S1斷開。S1閉合時，S2斷開。因此，當(dāng)S1閉合時，數(shù)據(jù)D進(jìn)入環(huán)路，經(jīng)反相器1，可得Q。再經(jīng)反相器2，可得Q。由于S2是斷開的

22、，環(huán)路是斷開的。已經(jīng)傳輸?shù)焦?jié)點Q的信息無法再進(jìn)入反相器1進(jìn)行鎖存。這時，信息是存放在放大器的柵極電容中。直到S2閉合，S1斷開，形成閉合環(huán)路。原來保存在放大器柵極電容上的信息又再次進(jìn)入反相器1，形成閉合鎖存。這時，S1是斷開的，不會有新的數(shù)據(jù)進(jìn)入環(huán)路，不會有任何干擾。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)用傳輸門來代替開關(guān)S1和S2，并由時鐘控制?？梢詷?gòu)造出一系列新的電路。采用NMOS傳輸門代替開關(guān)S1和S2，它們分別用時鐘與控制。構(gòu)成的NMOS 半靜態(tài)鎖存器如圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)用N管代替S1，P管代替S2，可以構(gòu)成CMOS半靜態(tài)電路，如圖所示。其優(yōu)點是它只需要單時

23、鐘。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)用標(biāo)準(zhǔn)的CMOS傳輸門代替開關(guān)的，時鐘與 互補(bǔ)控制。如圖所示。共需8個管子。(前二種電路只需6個管子，但有電平蛻化問題。）CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)這兩種電路之所以稱為半靜態(tài)鎖存器，是因為它在時鐘控制下，在有限時間內(nèi)，利用閉環(huán)來鎖存信息的，這一點象靜態(tài)電路。然而，它卻在開環(huán)情況下更新數(shù)據(jù)，因此，只能稱為半靜態(tài)鎖存器。在這種電路中含有兩個CMOS傳輸門和兩個CMOS反相器。其中兩個反相器都在閉環(huán)內(nèi)。有一個傳輸門在環(huán)內(nèi)，另一個在環(huán)外。記得在討論C2MOS電路和DFF2電路時，曾經(jīng)把CMOS反相器同CMOS傳輸門結(jié)合起來，把傳輸門裝進(jìn)反相器內(nèi)，還

24、可以克服電荷共享問題，設(shè)計了一種較好的D觸發(fā)器DFF2。因而，人們就設(shè)想用這樣一種觀點來改進(jìn)半靜態(tài)觸發(fā)器。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)很明顯，環(huán)路里的傳輸門S2是可以同反相器合并的，環(huán)路外的傳輸門不能同環(huán)路內(nèi)的反相器合并。新的半靜態(tài)鎖存器電路如下圖所示。環(huán)路內(nèi)CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)反饋與鎖存刷新與鎖存動態(tài)鎖存器動態(tài)觸發(fā)器各種變形CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)靜態(tài)電路是以恢復(fù)邏輯為基礎(chǔ)的。N級反相器串聯(lián)成為一個序列時，前級的輸出立即驅(qū)動后級。在理想情況下，不計及各級時延，那么整個序列的輸出將是立即響應(yīng)輸入的。輸出數(shù)據(jù)反相與否取決于級數(shù)N。如圖所示。若將輸出反饋到

25、輸入端，是正反饋還是負(fù)反饋取決于N。如圖所示。若N是偶數(shù)，是正反饋，可以形成雙穩(wěn)態(tài)鎖存信息。故靜態(tài)鎖存的閉環(huán)中，反相器個數(shù)總是偶數(shù)，一般N=2 。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)動態(tài)電路是以傳輸門和電容為基礎(chǔ)的，即以開關(guān)和電容為基礎(chǔ)。把N個開關(guān)和電容網(wǎng)絡(luò)串聯(lián)成一個序列時，數(shù)據(jù)并不能自動地驅(qū)動后級，只有當(dāng)開關(guān)交替地接通和斷開，才能把數(shù)據(jù)一級一級地向前推進(jìn)。如下圖所示。由于存在電荷共享問題，這一動態(tài)電路鏈實際上是一條指數(shù)衰減的延遲線。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)為了克服這個缺點，在動態(tài)鏈中必須插入反相器來隔離。傳輸門與反相器交替級聯(lián)是動態(tài)移位寄存器的最佳結(jié)構(gòu)。經(jīng)過N個節(jié)拍，輸入數(shù)據(jù)

26、將到達(dá)輸出端。輸出數(shù)據(jù)是原量或非量取決于反相器的個數(shù) N。如圖所示。表面上看來，它與N級反相器串聯(lián)構(gòu)成的序列極其相似。但實際上完全不一樣。在靜態(tài)反相器鏈中，是立即響應(yīng)，及時輸出的，在鏈中不存儲信息。只有加了正反饋，形成雙穩(wěn)態(tài)后才能存儲1bit。而動態(tài)鏈本身就是一個動態(tài)移位寄存器，不加任何反饋就可以存儲N/2 bit的信息。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 若將動態(tài)鏈的輸出再反饋給輸入端，將可以發(fā)現(xiàn)一些新的現(xiàn)象。動態(tài)鏈的輸出是N個節(jié)拍前的輸入數(shù)據(jù)（原量或非量）。無論N是奇數(shù)還是偶數(shù)，都是經(jīng)歷了N個節(jié)拍后的，它與新進(jìn)來的數(shù)據(jù)之間的關(guān)系，不是同相還是反相或正反饋與負(fù)反饋。它只是把移位移出來的數(shù)

27、據(jù)重新裝進(jìn)動態(tài)移位寄存器。如果N是偶數(shù)，反饋回來的就是N個節(jié)拍前的輸入數(shù)據(jù)，重新送進(jìn)動態(tài)移位寄存器，就意味著早先N/2 bit的數(shù)據(jù)獲得刷新，繼續(xù)在移位寄存器中移位前進(jìn)。如果環(huán)路是閉合的，就不斷地刷新原量的N/2 bit的數(shù)據(jù)。即一個具有偶數(shù)級的移位寄存器閉環(huán)可以存儲N/2 bit的數(shù)據(jù)。這就是順序式，串聯(lián)式存儲器，是一種動態(tài)鎖存器。若N是奇數(shù)，則反饋回來的是N個節(jié)拍前的輸入數(shù)據(jù)的非量。這些非量又重新輸入到動態(tài)移位寄存器，并且沿著這動態(tài)鏈不斷地前進(jìn)，不斷地將最前面的數(shù)據(jù)擠出來，又是以非量形式送進(jìn)動態(tài)鏈。由此可見，當(dāng)N為奇數(shù)時，將有N/2 bit的數(shù)據(jù)群，以原量或非量形式交替地在這個閉環(huán)中移動。

28、CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 為了鎖存數(shù)據(jù)，動態(tài)鏈必須接成閉合環(huán)路。為了更新所存的數(shù)據(jù)又必須斷開刷新環(huán)路，把老的數(shù)據(jù)擠掉。如圖所示。 一旦寫入操作完成，環(huán)路再次閉合，并把寫入端斷開。這樣，更新好的數(shù)據(jù)就在2N級的動態(tài)鏈的閉環(huán)中不斷地循環(huán)刷新，以動態(tài)方式存儲數(shù)據(jù)。2N級可以存放N個數(shù)據(jù)。顯然，最短是2級，存放1bit。這就是動態(tài)觸發(fā)器或動態(tài)鎖存器。 寫入/刷新開關(guān)可用互補(bǔ)控制的CMOS傳輸門來實現(xiàn)。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)寫入/刷新開關(guān)控制信號為LD。當(dāng)LD=1，環(huán)路斷開，新的數(shù)據(jù)可以寫入，這時，輸出數(shù)據(jù)Q將比D遲后一個時鐘周期，即Qn+1=Dn當(dāng)LD=0時，輸入端被封住

29、，環(huán)路被接通。它就不斷地刷新循環(huán)。輸出將是原來的輸入數(shù)據(jù)。這種動態(tài)觸發(fā)器特性為:LD=1，輸出是一個時鐘前的輸入數(shù)據(jù)LD=0，輸出是過去所存入的數(shù)據(jù)顯然這種動態(tài)觸發(fā)器不同于靜態(tài)的觸發(fā)器，也不同于DFF1、 DFF2，也不同于半靜態(tài)觸發(fā)器。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 上圖電路的最大缺點是，管數(shù)多，時鐘多。因此有各種變形電路。注意在環(huán)路入口處，3個CMOS傳輸門交在一點，有冗余。 在改進(jìn)時，必須保證如下三點：1）寫入時，不刷新。刷新時，不寫入。2）寫入數(shù)據(jù)時，動態(tài)鏈上只有二個傳輸門，用不重疊雙相時鐘。3）刷新循環(huán)時，環(huán)路上也只有兩個傳輸門，時鐘也是1和2。為了滿足上述要求，最恰當(dāng)?shù)霓k法

30、是免除1傳輸門，把1傳輸門的基本功能歸并到LD傳輸門上。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)新的動態(tài)觸發(fā)器: 電路簡化了，少了一個CMOS傳輸門，但是控制信號還相當(dāng)復(fù)雜。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)為了節(jié)省時鐘控制線數(shù)目，又設(shè)法把LD/LD控制信號同動態(tài)鏈的寫入時鐘1合并，則可得如圖所示的電路。顯然，這種動態(tài)觸發(fā)器同前面一種是不同的，因為它的新數(shù)據(jù)寫入是環(huán)內(nèi)同步的。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)動態(tài)鎖存器電路很相似。但動態(tài)鎖存器比半靜態(tài)鎖存器多一個傳輸門。在半靜態(tài)鎖存器中是以雙穩(wěn)態(tài)鎖存信息的，傳輸門僅用來控制寫入操作。而在動態(tài)觸發(fā)器中，是以動態(tài)移位方式暫存信息的，因而環(huán)內(nèi)必

31、須有2個傳輸門，并采用不重疊雙相時鐘。半靜態(tài)鎖存器是利用正反饋概念。動態(tài)觸發(fā)器是利用刷新概念，機(jī)理完全不同。半靜態(tài)鎖存器動態(tài)鎖存器CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)單時鐘靜態(tài)DFF半靜態(tài)觸發(fā)器CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)單時鐘靜態(tài)DFF如圖所示。這種單時鐘RS觸發(fā)器在TTL電路中是很通用的，但TTL電路復(fù)雜。如圖所示。僅用14個晶體管，沒有時鐘競爭問題。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)主從DFF的設(shè)計方案CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)半靜態(tài)觸發(fā)器是介于靜態(tài)與動態(tài)之間的。通常，它以靜態(tài)方式鎖存

32、信息，以動態(tài)方式更新信息。具有置位、復(fù)位功能的半靜態(tài)觸發(fā)器半靜態(tài)鎖存器的標(biāo)準(zhǔn)形式如圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 現(xiàn)在的問題是怎樣把置位信號、復(fù)位信號加進(jìn)去？為此，我們把兩個反相器換成二個或非門，分別加上S與R，如圖所示。就很容易構(gòu)成具有置位、復(fù)位的半靜態(tài)鎖存器。如果選用兩級這樣的鎖存器級聯(lián)，并進(jìn)行雙相控制，就可以得到一個主從半靜態(tài)觸發(fā)器。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)若在雙相動態(tài)移位寄存器鏈上跨接一系列單管傳輸門，可以形成一種鏈?zhǔn)桨雱討B(tài)鎖存器。如圖所示。注意，每一個跨接傳輸門將跨過兩個反相器和一個傳輸門。凡是被跨接的傳輸門是相信號控制的，將采用N管傳輸門，并用相時鐘控

33、制；凡是被跨接的傳輸門是相時鐘控制的，則就采用P管傳輸門，并用相時鐘控制。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)當(dāng)=1時，全部跨接的N管導(dǎo)通。這時，在相時鐘控制下的CMOS傳輸門也導(dǎo)通，形成了兩級反相器閉環(huán)，產(chǎn)生了雙穩(wěn)態(tài)，提供了鎖存的功能。而此時全部跨接的P管都截止，而且由控制的CMOS傳輸門也不導(dǎo)通。因而整個鏈條是斷的，只剩下局部的閉環(huán)，鎖存著原先在動態(tài)移位寄存器中的數(shù)據(jù)。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)當(dāng)=0時，全部跨接的P管導(dǎo)通，全部由相時鐘控制的CMOS傳輸門也導(dǎo)通，形成另一類兩級反相器的閉環(huán)，提供了雙穩(wěn)態(tài)鎖存功能。這時，全部跨接的N管負(fù)載截止，而且由控制的CMOS傳輸門也不通。

34、整個寄存器鏈?zhǔn)菙嗟?，只有局部的閉環(huán)，鎖存著原先已在動態(tài)移位寄存器內(nèi)的數(shù)據(jù)。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)動態(tài)移位寄存器是以電容存儲為基礎(chǔ)的。隨著雙相時鐘交替地作用，數(shù)據(jù)就逐級傳遞。數(shù)據(jù)是以動態(tài)方式存儲的。時鐘一停，或者時鐘暫時停在“1”或“0”電平上，移位寄存器就不移動了，那么原先存放在電容節(jié)點上的數(shù)據(jù)就會很快地消失。而鏈?zhǔn)芥i存器提供了鎖存能力，無論時鐘停留在“1”電平還是“0”電平，都有一系列閉環(huán)以雙穩(wěn)態(tài)方式鎖存信息。故這類電路允許在任何時刻中斷時鐘，而仍然保持原有的數(shù)據(jù)。不過這種電路也有缺點：跨接傳輸管有電平蛻化。比如，N管對傳“1”電平不甚理想，而P管對傳輸“0”電平不理想。電平

35、蛻化后，降低了噪聲容限和充放電速度。由于是CMOS，管子較多。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)所以，有人想用NMOS工藝來設(shè)計鏈?zhǔn)芥i存器。在NMOS動態(tài)移位寄存器上附加了一系列時鐘控制的反饋通路。如圖所示。當(dāng)1=1，2=0時，數(shù)據(jù)D進(jìn)入第一級，存在Cg1內(nèi)。.當(dāng)1=0，2=1時，所存數(shù)據(jù)經(jīng)反饋通路形成鎖存，并傳送到下一級，即Cg2中。.再次當(dāng)1=1，2=0時，數(shù)據(jù)就鎖存在第二個閉環(huán)中，以此類推。所以，在這個電路中，無論時鐘停留在1=1或2=1，信息仍能鎖存。然而，注意這個電路有一個缺點，即反向傳輸也是可以的，在級間有電荷共享問題。為此，設(shè)計時應(yīng)加強(qiáng)主方向的驅(qū)動能力。CMOS邏輯CMOS、

36、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)只要時鐘起作用，R、S信號就加入，否則就鎖存原有信息。這樣一種鎖存器實際上仍是一個存儲胞，只不過是把存儲胞電路分立地使用。SBWSRWBR前面介紹過NOR式的RS鎖存器，NAND式RS鎖存器和線或式的RS鎖存器，即靜態(tài)存儲胞。對線或式RS鎖存器做進(jìn)一步推廣。如圖所示，在靜態(tài)鎖存胞中，通常B和B是位線，W是字線。只要W線上有控制信號，就可將B和B分別傳送到R端和S端以影響鎖存內(nèi)容，完成寫入操作。如果我們把B和B端看成R和S端，W看成時鐘，就可以得到一種新的RS鎖存器。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如果把傳輸門的連接略加改變，如圖所示。它等價于:ASAAR把原來字線W控制下

37、傳送B和B改為在A和A控制下傳送“0”。即，)0()0(ASAR可見，現(xiàn)在的A和A實際上就是R和S。但是有一點區(qū)別：它決不會產(chǎn)生沖突。因為A和A是互補(bǔ)的，它決不會產(chǎn)生（R=0，S=0）和（R=1，S=1）兩種情況。因此，即把A和A信號鎖存起來了。ASQARQCMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如果令，A=R1R2， A = R1 + R2，可以得到如圖所示的電路2121RRAQRRAQ這是組合電路，然而它的輸出Q和Q都有鎖存器來保持。它很象IBM發(fā)展的CVSL電路（在CVSL電路中僅用2只P管交叉反饋來獲得等效的P側(cè)邏輯樹），但現(xiàn)在不是利用兩個P管，而是用2個反相器來鎖存信號CMOS邏輯CM

38、OS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如果需要把鎖存器同RS鎖存器控制電路分開來，又可以添加控制時鐘，如圖所示。當(dāng)=1時，就把R1、R2裝進(jìn)鎖存器；當(dāng)=0時，鎖存器保持原狀。由于兩個反相器接成的環(huán)路是一種雙穩(wěn)態(tài)鎖存，Q與Q總是互補(bǔ)的CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)因此，圖示電路必定會滿足，XY（A+B）=0或XY（A+B）=0它說明了XY和（A+B）一定是互補(bǔ)的。再進(jìn)一步推廣，把鎖存器的兩支控制樹用一網(wǎng)絡(luò)替代，如圖所示?？梢猿浞掷媒M合邏輯的技巧來設(shè)計RS網(wǎng)絡(luò)，以確定這種新的RS鎖存器的性能。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)迄今為止，我們所討論的觸發(fā)器和寄存器都是電平觸發(fā)的。然而，由于數(shù)字器件的離

39、散性，電平一致性較差。電平觸發(fā)將帶來可觀的時間誤差，在需要精確定時的場合，則要求邊沿觸發(fā)?？墒?，邊沿觸發(fā)電路比較復(fù)雜。其次，我們在討論動態(tài)觸發(fā)器時，僅僅涉及到C2MOS電路，還沒有利用預(yù)充電技術(shù)、DOMINO技術(shù)來設(shè)計動態(tài)觸發(fā)器。然而，采用這種技術(shù)后，電路就變得相當(dāng)復(fù)雜。美國加州大學(xué)洛山磯分校于1988年為美國國防部研制了一種電路，屬于動態(tài)的、邊沿觸發(fā)的寄存器。如下頁圖所示。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)電路構(gòu)造說明，輸入是Z與Z；輸出是P與P，并由反相器閉環(huán)來鎖存；整個電路是預(yù)充電的，而且輸出節(jié)點P與P有補(bǔ)充預(yù)充電。輸入輸入輸出輸出CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)工作原理如下：

40、當(dāng)=0時，進(jìn)行預(yù)充電，使節(jié)點X預(yù)充電到Vdd，輸出節(jié)點P和P也充電到Vdd。反相器閉環(huán)是加電源Vdd的，但接地點不通，在=0時被封住，故兩個CMOS反相器閉環(huán)不能工作，它對輸出節(jié)點P和P無影響。由于輸入信號Z與Z是互補(bǔ)的，故兩個P管中總有一個是導(dǎo)通的。導(dǎo)通的那個就會把節(jié)點X上的Vdd引到P或P點。隨著時鐘從低到高，在上升沿，接地開關(guān)導(dǎo)通，反相器閉環(huán)被加上電源，放大器到達(dá)工作點。這時反相器閉環(huán)變成一種讀出放大器。輸入輸入輸出輸出CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)當(dāng)時鐘的上升沿繼續(xù)上升，預(yù)充電開關(guān)和輸出節(jié)點上的補(bǔ)充預(yù)充電開關(guān)全部截止。這時節(jié)點P與P就被釋放，于是輸入信號Z與Z就可以影響節(jié)點P與

41、P。由于Z管與Z管中只有一個管子導(dǎo)通，故Z和Z對P和P的影響是不同的。只要有一點點微小變化，放大器的正反饋就會加強(qiáng)放大，擴(kuò)大這種差別，直到放大器閉環(huán)建立穩(wěn)定輸出為止。這樣，輸入變量Z和Z就被鎖存在反相器閉環(huán)中。由此可見，這種鎖存器是邊沿觸發(fā)的，是一種動態(tài)電路，采用預(yù)充電技術(shù)的。鎖存器只是半個觸發(fā)器。輸入輸入輸出輸出P級CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)為了構(gòu)造觸發(fā)器，必須將兩級鎖存器級聯(lián)起來。由于預(yù)充電穩(wěn)態(tài)電路的級聯(lián)在時鐘上有困難，級間必須有隔離。為此，可以用Domino技術(shù)，用一P級與N級交替級聯(lián)。如果第一級是P級（輸入Z和Z放在P側(cè)），那么第二級應(yīng)是N級（輸入管P和P放在N側(cè)如圖所示）

42、。N級CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)因而，當(dāng)=1時，處于預(yù)充電。節(jié)點Y預(yù)充電到0，輸出節(jié)點Q與Q預(yù)充電到0。這時，閉環(huán)反相器沒有加上電源，因為Vdd被P管封住。只有當(dāng)從1到0時，即下降沿，連接電源Vdd的那只P管導(dǎo)通，使得讀出放大器工作使能。緊接著預(yù)充電開關(guān)截止，補(bǔ)充預(yù)充電開關(guān)也截止，使得節(jié)點Q和Q被釋放。這時可以接受P和P的影響了，即可以接受來自第一級的輸出。因為P和P是互補(bǔ)的，決不沖突，且第二級的輸入管P和P也只有一個管子導(dǎo)通，這樣的差別將被讀出放大器放大，并鎖存在Q與Q。于是輸入數(shù)據(jù)Z和Z在時鐘01的上升沿時，鎖存在P和P；又在時鐘10的下降沿時，鎖存在Q和Q。從而完成1bit的

43、移位。UCL曾用Magic設(shè)計了它的版圖，占面積為40130，比半靜態(tài)DFF（ 5656 ）大，但性能好，主要體現(xiàn)在：時鐘少，布線容易。邊沿觸發(fā)，動作準(zhǔn)確，速度也快。N級CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 在流水線子系統(tǒng)中，數(shù)據(jù)是沿著流水線順序逐步加工的。流水線中，各級之間往往用傳輸門隔離。任意截取一段，其基本形式如圖所示。 中間的邏輯塊是組合邏輯，用來實施數(shù)據(jù)加工。當(dāng)然，這個邏輯塊可以是靜態(tài)的，也可以是動態(tài)的；可以很復(fù)雜，也可以很簡單。可以簡單到只是一個靜態(tài)反相器，對數(shù)據(jù)進(jìn)行非量運(yùn)算?？梢妱討B(tài)移位寄存器只是流水線邏輯結(jié)構(gòu)的一種特例。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu) 在流水線結(jié)構(gòu)中，

44、時鐘競爭問題比較突出。譬如，時鐘與因布線上的延時差形成的偏移（Skew）現(xiàn)象，將有一段時間，和都是“1”，如圖所示。兩端的傳輸門將同時導(dǎo)通，即形成數(shù)據(jù)直通。 這種病態(tài)的信息流顯然取決于邏輯門的延時/時鐘偏移這個比值。若邏輯塊內(nèi)延時大于時鐘的偏移，病態(tài)率將減小。相反，若邏輯塊內(nèi)延時小于時鐘的偏移，則病態(tài)率就很高。故高速電路的同步是非常困難的。采用多相電路可以解決時鐘競爭問題，但要求較多的硅片面積。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如圖所示。這是最流行的方法，依靠兩相非重疊時鐘來消除時鐘競爭問題。然而，它需要四種時鐘信號，對版圖布線帶來麻煩，且由于存在著一個死角時間（Dead Time），浪費

45、了寶貴的時間，使時鐘頻率無法提高。如果時鐘速度提高到與死角時間可以比較時，電路就無法保證克服由于時鐘偏移現(xiàn)象引起的競爭問題。但如果我們合理地設(shè)計流水線部分，并以一定規(guī)律級聯(lián)，也可以解決競爭問題。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)如圖所示。這是的主要構(gòu)造方塊。它由N型動態(tài)CMOS電路，P型動態(tài)CMOS電路和C2MOS輸出級組成。其中N段用時鐘，P段用時鐘 ，C2MOS輸出級用時鐘和，時鐘是裝在反相器內(nèi)部的。這種三段結(jié)構(gòu)稱為段。當(dāng)=0，=1時，N段處于預(yù)充電期，將輸出節(jié)點充到Vdd；P段也處于預(yù)充電期，將輸出節(jié)點充電到0。在此期限內(nèi)，這兩級的各路輸入都準(zhǔn)備就緒。CMOS邏輯CMOS、NMOS標(biāo)

46、準(zhǔn)結(jié)構(gòu)當(dāng)=1，=0時，N段和P段都處于邏輯定值階段。如果輸入保持恒定，那么全部動態(tài)段輸出都可以定值。定值所得到的輸出是段各輸入和動態(tài)塊內(nèi)部輸入的函數(shù)。注意，段輸入函數(shù)是在預(yù)充電期內(nèi)建立的，而內(nèi)部輸入函數(shù)是在定值期內(nèi)由前級建立的。為了可以把輸出傳輸?shù)较乱欢瘟魉€去，數(shù)據(jù)必須用C2MOS電路存放起來，直到=1時才允許傳輸?shù)胶竺娴亩稳?。必須注意，這個段是由N段+ P段+ C2MOS組成的。若將與交換，我們可以獲得另一種構(gòu)造方塊，它由P段+ N段+ C2MOS組成。這個方塊稱為段。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)設(shè)計是以這兩種構(gòu)造方法為模塊，交替連接，時鐘交替?zhèn)魉?，而?gòu)成的一個流水線系統(tǒng)。如圖所

47、示。這是一個三級系統(tǒng)。當(dāng)=0，=1時，段內(nèi)各級都處于預(yù)充電期，進(jìn)行數(shù)據(jù)傳送，建立穩(wěn)定的輸入。段內(nèi)各級都處于定值期，將數(shù)據(jù)鎖存在內(nèi)C2MOS內(nèi)。當(dāng)=1，=0時，段內(nèi)各級都處于定值期，將數(shù)據(jù)存放在C2MOS內(nèi)。段內(nèi)各級都處于預(yù)充電期，傳送輸出數(shù)據(jù)以建立穩(wěn)定輸入。這樣，預(yù)充電段與定值段交替，即數(shù)據(jù)傳送段與數(shù)據(jù)加工段交替，整個信息流就可以從傳送出去，每經(jīng)過一級，就獲得一次加工處理。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)分析證明，這樣的流水線結(jié)構(gòu)是無競爭的，屬于設(shè)計。因為它采用了三重措施：1）在每一個段或段內(nèi)，都是NP結(jié)構(gòu)或PN結(jié)構(gòu)，能夠發(fā)揮Domino功能，防止構(gòu)造塊內(nèi)部競爭。如果由于各種邏輯變量的需要，在構(gòu)造方塊內(nèi)部又提供了N反相器N或P反相器P方案，保證封住后面的邏輯樹。因而，任何內(nèi)部延遲造成的競爭問題都可以克服。2）每一個段或段的輸出數(shù)據(jù)都由相應(yīng)的C2MOS級鎖存，可以防止同后面的段競爭。3）段與段交替連接，因而，段定值的結(jié)果一直可以保持到后級傳送階段的結(jié)束，所存之信息決不會受到預(yù)充電的干擾，也不會受到輸入變化的影響。即使與是全“1”或全“0”，也均無影響。從而克服了時鐘競爭問題。CMOS邏輯CMOS、NMOS標(biāo)準(zhǔn)結(jié)構(gòu)然而，設(shè)計也有缺點。其中最主要的是邏輯塊中的反相器必須是偶數(shù)個。如果在動態(tài)塊與C2MOS