半導體工藝基礎第十章

1、 大規(guī)模集成電路的制造技術涉及面極廣，具有大規(guī)模集成電路的制造技術涉及面極廣，具有 的性質，其發(fā)展依賴于基礎材料、器件物理、工藝原理、精密的性質，其發(fā)展依賴于基礎材料、器件物理、工藝原理、精密光學、電子光學、離子光學、計算機技術、超凈和超純技術、光學、電子光學、離子光學、計算機技術、超凈和超純技術、真空技術、自動控制、精密機械、冶金化工等方面的成果。真空技術、自動控制、精密機械、冶金化工等方面的成果。 一、集成電路發(fā)展簡史一、集成電路發(fā)展簡史 58年，鍺年，鍺 IC 59年，硅年，硅 IC 61年，年，SSI（10 100 個元件個元件/ /芯片），芯片），RTL 62年，年，MOS IC ，

2、TTL ，ECL 63年，年，CMOS IC 64年，線性年，線性 IC 65年，年，MSI （100 3000個元件個元件/ /芯片）芯片） 69年，年，CCD 70年，年，LSI （3000 10萬個元件萬個元件/ /芯片），芯片），1K DRAM 71年，年，8位位 MPU IC，4004 72年，年，4K DRAM，I2L IC 77年，年，VLSI（10萬萬 300萬個元件萬個元件/ /芯片），芯片），64K DRAM ， 16位位 MPU 80年，年，256K DRAM ，2 m 84年，年，1M DRAM ，1 m 85年，年，32 位位 MPU ，M 68020 86年，年，U

3、LSI（300萬萬 10億個元件億個元件/ /芯片），芯片）， 4M DRAM ( 8106, 91mm2, 0.8 m, 150 mm ) ， 于于 89 年開始商業(yè)化生產，年開始商業(yè)化生產，95年達到生產頂峰。主要工年達到生產頂峰。主要工 藝技術：藝技術：g 線（線（436nm）步進光刻機、）步進光刻機、1：10 投影曝光、投影曝光、 負性膠負性膠 正性膠、各向異性干法腐蝕、正性膠、各向異性干法腐蝕、LOCOS 元件元件 隔離技術、隔離技術、LDD 結構、淺結注入、薄柵絕緣層、多晶結構、淺結注入、薄柵絕緣層、多晶 硅或難熔金屬硅化物、多層薄膜工藝等。硅或難熔金屬硅化物、多層薄膜工藝等。 8

4、8年，年，16M DRAM（3107, 135mm2, 0.5 m, 200mm），）， 于于 92 年開始商業(yè)化生產，年開始商業(yè)化生產，97 年達到生產頂峰。主要年達到生產頂峰。主要 工藝技術：工藝技術：i 線（線（365nm）步進光刻機、選擇）步進光刻機、選擇 CVD 工藝、工藝、 多晶硅化物、難熔金屬硅化物多層布線、接觸埋入、多晶硅化物、難熔金屬硅化物多層布線、接觸埋入、 化學機械拋光（化學機械拋光（CMP）工藝等。）工藝等。 91年，年，64M DRAM（1.4108, 198 mm2, 0.35 m, 200mm），）， 于于 94 年開始商業(yè)化生產，年開始商業(yè)化生產，99 年達到生

5、產頂峰。主要年達到生產頂峰。主要 工藝技術：工藝技術：i 線步進光刻機、相移掩模技術、低溫平線步進光刻機、相移掩模技術、低溫平 面化工藝、全干法低損傷刻蝕、加大存儲電容工藝、面化工藝、全干法低損傷刻蝕、加大存儲電容工藝、 增強型隔離、增強型隔離、RTP/ /RTA工藝、高性能淺結、工藝、高性能淺結、CMP 工藝、生產現(xiàn)場粒子監(jiān)控工藝等。工藝、生產現(xiàn)場粒子監(jiān)控工藝等。 92年，年，256M DRAM（5.6108, 400 mm2, 0.25 m, 200mm），）， 于于 98 年開始商業(yè)化生產，年開始商業(yè)化生產，2002 年達到生產頂峰。年達到生產頂峰。 主要工藝技術：準分子激光（主要工藝技

6、術：準分子激光（248 nm）步進光刻機、）步進光刻機、 相移掩模技術、無機真空兼容全干法光刻膠、相移掩模技術、無機真空兼容全干法光刻膠、 10億個元件億個元件/ /芯片），芯片）， 1G DRAM（2.2109, 700 mm2, 0.18 m, 200mm），）， 2000 年開始商業(yè)化生產，年開始商業(yè)化生產，2004 年達到生產頂峰。年達到生產頂峰。 主要工藝技術：主要工藝技術：X 射線光刻機、超淺結（射線光刻機、超淺結（0.05 m ）、）、 高介電常數(shù)鐵電介質工藝、高介電常數(shù)鐵電介質工藝、SiC 異質結工藝、現(xiàn)場異質結工藝、現(xiàn)場 真空連接工藝、實時控制工藝的全面自動化等。真空連接工藝

7、、實時控制工藝的全面自動化等。 97年，年，4 G DRAM（8.8109, 986mm2, 0.13 m, 300 mm），）， 2003年進入商業(yè)化生產。年進入商業(yè)化生產。 二、集成電路的發(fā)展規(guī)律二、集成電路的發(fā)展規(guī)律 集成電路工業(yè)發(fā)展的一個重要規(guī)律即所謂集成電路工業(yè)發(fā)展的一個重要規(guī)律即所謂 。 Intel 公司的創(chuàng)始人之一戈登公司的創(chuàng)始人之一戈登摩爾先生在摩爾先生在1965年年4月月19日日發(fā)表于發(fā)表于電子學雜志電子學雜志上的文章中提出，集成電路的能力將每上的文章中提出，集成電路的能力將每年翻一番。年翻一番。1975 年，他對此提法做了修正，稱集成電路的能年，他對此提法做了修正，稱集成電

8、路的能力將每兩年翻一番。力將每兩年翻一番。 摩爾定律現(xiàn)在的表達是：在價格不變的情況下，摩爾定律現(xiàn)在的表達是：在價格不變的情況下， 60年：年：0.5 英寸，英寸， 65年：年：1 英寸，英寸， 70年：年：2 英寸，英寸， 75年：年：3 英寸，英寸， 80年：年：4 英寸，英寸， 90年：年：6 英寸，英寸， 95年：年：8 英寸（英寸（200 mm ），）， 2000年：年：12 英寸（英寸（300 mm）。）。 三、集成電路的發(fā)展展望三、集成電路的發(fā)展展望 目標：集成度目標：集成度 、可靠性、可靠性 、速度、速度 、功耗、功耗 、成本、成本 努力方向：線寬努力方向：線寬 、晶片直徑、晶片

9、直徑 、設計技術、設計技術 1992 1995 1998 2001 2004 2007 比特比特/ / 芯片芯片 16 M 64 M 256 M 1 G 4 G 16 G特征尺寸特征尺寸（m） 0.5 0.35 0.25 0.18 0.12 0.07晶片直徑晶片直徑（mm） 200 200 200 400 200 400 200 400 200 400美國美國 1992 2007 年半導體技術發(fā)展規(guī)劃年半導體技術發(fā)展規(guī)劃美國美國 1997 2012 年半導體技術發(fā)展規(guī)劃年半導體技術發(fā)展規(guī)劃（p.153，表，表 7.1） 1997 1999 2001 2003 2006 2009 2012 比特

10、比特/ / 芯片芯片 256M1 G4 G 16 G 64 G256 G特征尺寸特征尺寸（ m）0.250.180.150.130.10.070.05晶片直徑晶片直徑（mm）200300300300300450450我國國防科工委對世界硅微電子技術發(fā)展的預測我國國防科工委對世界硅微電子技術發(fā)展的預測 2000 2010 2020 集成度集成度 1 G 64 G 256 G 特征尺寸特征尺寸（ m） 0.18 0.10 0.07 0.05 0.01 晶片直徑晶片直徑（mm） 300 400 450 可以看出，專家們認為，可以看出，專家們認為，即集成度每即集成度每 3 年乘以年乘以 4 ，而線寬則

11、是每，而線寬則是每 6年下降一半。年下降一半。 目前硅器件與集成電路占了目前硅器件與集成電路占了 2000多億美元的多億美元的半導體市場的半導體市場的 95% 以上。以上。 1、單片系統(tǒng)集成（、單片系統(tǒng)集成（SOC） 2、整硅片集成（、整硅片集成（WSI） 3、半定制電路的設計方法、半定制電路的設計方法 4、微電子機械系統(tǒng)（、微電子機械系統(tǒng)（MEMS） 5、真空微電子技術、真空微電子技術 四、集成電路發(fā)展面臨的問題四、集成電路發(fā)展面臨的問題 如熱力學限制。由于熱擾動的影響，對數(shù)字邏輯系統(tǒng)，開如熱力學限制。由于熱擾動的影響，對數(shù)字邏輯系統(tǒng)，開關能量至少應滿足關能量至少應滿足 ES 4kT = 1

12、.6510 -20 J 。當溝道長度為。當溝道長度為 0.1 m 時，開關能量約為時，開關能量約為 510 -18 J。在亞微米范圍，從熱力學的。在亞微米范圍，從熱力學的角度暫時不會遇到麻煩。角度暫時不會遇到麻煩。 又如加工尺度限制，顯然原子尺寸是又如加工尺度限制，顯然原子尺寸是最小可加工單位，但現(xiàn)在的最小加工單位遠遠大于這個數(shù)值。最小可加工單位，但現(xiàn)在的最小加工單位遠遠大于這個數(shù)值。 硅材料較低的遷移率將是影響硅材料較低的遷移率將是影響 IC 發(fā)展的一個重要障礙。發(fā)展的一個重要障礙。 包括電路限制、測試限制、互連限制、管腳數(shù)量限制、散包括電路限制、測試限制、互連限制、管腳數(shù)量限制、散熱限制、

13、內部寄生耦合限制等。熱限制、內部寄生耦合限制等。截止到截止到 2003 年底，已投產的年底，已投產的 5、6、8、12 英寸集成電路英寸集成電路芯片生產線共有芯片生產線共有18條，芯片生產線的總投資額約條，芯片生產線的總投資額約 100億美元。億美元。其中：其中：12 英寸線英寸線 1 條、產能約為條、產能約為 2 萬片萬片/ /月；月；8 英寸線英寸線 6 條、總條、總產能約為產能約為 23萬片萬片/ /月；月；6 英寸線英寸線 5 條、總產能約為條、總產能約為 18 萬片萬片/ /月；月；5 英寸線英寸線 6 條、總產能約為條、總產能約為 13 萬片萬片/ /月，包括月，包括 3、4 英寸

14、生產線英寸生產線在內的制造企業(yè)共有在內的制造企業(yè)共有 56 家。家。 器件設計器件設計 封裝封裝電路設計電路設計材料制備材料制備CrystalGrowthSlicingGraphite HeaterSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byAnnealing(Surface Improvement）Surface DefectMapPolished Wafer 橫向加工：圖形的產生與轉移（又稱為光刻，包括曝光、橫向加工：圖形的產生與轉移（又稱為光刻

15、，包括曝光、 顯影、刻蝕等）顯影、刻蝕等） 縱向加工：摻雜（擴散、離子注入），縱向加工：摻雜（擴散、離子注入）， 薄膜制備（熱氧化、蒸發(fā)、濺射、薄膜制備（熱氧化、蒸發(fā)、濺射、CVD 等）等） 芯片制造芯片制造涂光刻膠（正）涂光刻膠（正）選擇曝光選擇曝光熱氧化熱氧化SiO2一、一、 PN 結的制造工藝流程結的制造工藝流程去膠去膠摻雜摻雜顯影（第顯影（第 1 次圖形轉移）次圖形轉移）刻蝕（第刻蝕（第 2 次圖形轉移）次圖形轉移）NP蒸發(fā)鍍蒸發(fā)鍍 Al 膜膜光刻光刻 Al 電極電極CVD 淀積淀積 SiO2 膜膜光刻引線孔光刻引線孔 襯底制備襯底制備 熱氧化熱氧化 隱埋層光刻隱埋層光刻 隱埋隱埋層擴

16、散層擴散 外延淀積外延淀積 熱氧化熱氧化 隔離光刻隔離光刻 隔隔離擴散離擴散 熱氧化熱氧化 基區(qū)光刻基區(qū)光刻 基區(qū)擴散基區(qū)擴散 再分布再分布及氧化及氧化 發(fā)射區(qū)光刻發(fā)射區(qū)光刻 （背面摻金）（背面摻金） 發(fā)射區(qū)擴發(fā)射區(qū)擴散散 再分布及氧化再分布及氧化 接觸孔光刻接觸孔光刻 鋁淀積鋁淀積 反反刻鋁刻鋁 鋁合金鋁合金 淀積鈍化層淀積鈍化層 壓焊塊光刻壓焊塊光刻 中測中測 1、襯底選擇、襯底選擇 選用選用P型襯底，為提高隔離結的擊穿電壓同時也不使外延層型襯底，為提高隔離結的擊穿電壓同時也不使外延層在后續(xù)工藝中下推太多，在后續(xù)工藝中下推太多， sub 選為選為 10 .cm，晶向為（，晶向為（111）。

17、）。 雜質選擇原則：雜質固雜質選擇原則：雜質固溶度大，以使集電極串聯(lián)電溶度大，以使集電極串聯(lián)電阻降低；高溫時在硅中的擴阻降低；高溫時在硅中的擴散系數(shù)要小，以減小外延時散系數(shù)要小，以減小外延時埋層雜質上推到外延層的距埋層雜質上推到外延層的距離；與硅襯底的晶格匹配好，離；與硅襯底的晶格匹配好，以減小應力。最理想的隱埋以減小應力。最理想的隱埋層雜質為層雜質為 As 。 2、第、第 1 次光刻與次光刻與 N+ 隱埋層擴散隱埋層擴散 設計參數(shù)包括外延層厚度設計參數(shù)包括外延層厚度 Tepi 和和 epi 。為了使。為了使 CTC 小，擊穿小，擊穿電壓電壓 BVCBO高，以及在以后的熱處理過程中外延層下推的

18、距離小，高，以及在以后的熱處理過程中外延層下推的距離小， epi 應選得高一些；為了使集電極串聯(lián)電阻應選得高一些；為了使集電極串聯(lián)電阻 rCS小及飽和電壓小及飽和電壓 VCES 小，又希望小，又希望 epi 低一些。這兩者是矛盾的，需加以折衷。低一些。這兩者是矛盾的，需加以折衷。 對于模擬電路而言，對于模擬電路而言，主要考慮工作電壓。工作主要考慮工作電壓。工作電壓越高，電壓越高， epi 也應選得越也應選得越高，相應高，相應 Tepi 也較大，一也較大，一般模擬電路的外延層電阻般模擬電路的外延層電阻率率 epi = 0.5 5 .cm，厚度，厚度 Tepi = 7 17 m。3、外延層淀積、外

19、延層淀積 對于對于 TTL電路來說，電源電壓電路來說，電源電壓 VCC = 5V，所以對，所以對 BVCBO 的要的要求不高，但對求不高，但對 rCS 的要求較高，所以可選的要求較高，所以可選 epi = 0.2 .cm，相應的，相應的厚度也較小，厚度也較小，Tepi = 3 7 m； 4、第、第 2 次光刻與次光刻與 P+ 隔離擴散隔離擴散 在硅襯底上形成孤立的外延層島，實現(xiàn)各元件間的電絕緣。在硅襯底上形成孤立的外延層島，實現(xiàn)各元件間的電絕緣。隔離方法有：反偏隔離方法有：反偏 PN 結隔離、介質隔離、結隔離、介質隔離、PN 結結-介質混合隔離介質混合隔離等。各種隔離方法均有其優(yōu)缺點。其中，等。各種隔離方法均有其優(yōu)缺點。其中， PN 結隔離工藝簡單，結隔離工藝簡單，是最常用的隔離方法。是最常用的隔離方法。 PN 結隔離的擴散溫度結隔離的擴散溫度高（高（1150），擴散時間長），擴散時間長（2 3 h），結深達），結深達 5 7 m。此工藝為標準隱埋集。此工藝為標準隱埋集電極隔離工藝。在集成電路電極隔離工藝。在集成電路中，中，P 型襯底接最負電位，型襯底接最負電位，以使隔離結處于反偏，達到以使隔離結處于反偏，達到各島間電絕緣的目的。各島間電絕緣的目的。 5、第、第 3 次光刻與次光刻與