出租車計價器FPGA設計

1、?EDA?設計報告 題 目：出租車計價器FPGA設計 學 院： 電子信息與電氣工程學院 專 業(yè)： 電子信息工程 班 級： 姓 名： 學 號： 出租車計價器的FPGA設計引 言FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)是一種高密度可編程邏輯器件，它支持系統(tǒng)可編程，通過寫入不同的配置數(shù)據(jù)就可以實現(xiàn)不同的邏輯功能。使用FPGA來設計電子系統(tǒng)，具有設計周期短、易于修改等明顯特點，特別適合于進行科學實驗、樣機研制和電子產品的小批量生產。一 .系統(tǒng)設計要求 主要功能包括：信號輸入模塊對車輪傳感器傳送的脈沖信號進行計數(shù)(每100米送一個脈沖)，并以上下脈沖模擬出

2、租汽車啟動、停止、暫停、加速按鈕，具有輸入信號作用；數(shù)據(jù)轉換模塊將計費模塊輸出的車費和路程轉換成4位的十進制數(shù)據(jù)；譯碼動態(tài)掃描模塊將路程與費用的數(shù)值譯碼后用動態(tài)掃描的方式驅動數(shù)碼管；數(shù)碼管顯示模塊將公里數(shù)用3位LED數(shù)碼管顯示、等待時間用2位LED數(shù)碼管顯示和計費金額用3位LED數(shù)碼管顯示。二 . 設計題目設計一個出租車計價器，要求顯示里程和金額。1出租車啟動和停駛由司機控制；2行程小于根本里程時，顯示起步價，根本里程設2公里，起步價設5元；3當行程大于根本里程時，每多行一公里，在起步價上加1元；4當出租車進入低速狀態(tài)，由司機按下等候鍵，每等待5分鐘加1元，缺乏5分鐘的不計算；5此處用脈沖信號

3、模擬輪胎的轉數(shù)，設每計一個脈沖汽車前進100米，系統(tǒng)中所需脈沖均由20MHz晶振分頻提供。三 . 系統(tǒng)設計方案該系統(tǒng)的設計可以采用分立元件來搭建，也可以通過單片機來設計，而使用可編程FPGA來設計，具有設計周期短、易于修改等明顯特點，而且隨著可編程邏輯器件和EDA軟件的飛速開展，越來越多的電子系統(tǒng)采用FPGA來設計，一旦該系統(tǒng)到達一定的量產規(guī)模，也比較容易轉化為ASIC芯片設計。因此，基于FPGA來設計一個出租車的計價器。本系統(tǒng)在EDA工具軟件MAX+plus中，采用硬件描述語言Verilog HDL和原理圖設計相結合的方法，進行各個模塊的設計，最終將各個模塊組成整個系統(tǒng)。出租車能夠顯示行駛的

4、里程，可以通過車輪的轉動產生脈沖，然后通過計數(shù)器對脈沖進行計數(shù)來實現(xiàn)。假設出租車每行駛2 m就產生一個脈沖。由于里程數(shù)要精確到O1 km，也就是100m，因此每經過50個脈沖就要輸出一個新的脈沖信號，這里稱為100 m脈沖信號，作為里程計數(shù)器的時鐘信號，可以通過一個模為50的計數(shù)器進行分頻而得到。里程計數(shù)器可以用一個二位BCD碼計數(shù)器來實現(xiàn)，最大能顯示到99。以前兩位為整數(shù)，也就是最大能顯示里程99 km，因為出租車都在市區(qū)和近郊活動，二位BCD碼計數(shù)器是可以實現(xiàn)里程計數(shù)的。里程計數(shù)器每計數(shù)10 km還會周期性地輸出一個脈沖信號，稱為10 km脈沖信號，可以通過一定的組合電路來實現(xiàn)。系統(tǒng)最核心

5、的局部就是計費如何實現(xiàn)。這里就需要設計一個BCD碼的加法器，在起步價的根底上，根據(jù)行駛里程的不同，依據(jù)計費標準，每增加1 km加上一個單價，單價的產生可以用Verilog HDL編 寫程序來實現(xiàn)。計時模塊總體框圖如下分頻模塊顯示模塊控制模塊計費模塊計程模塊1. 分頻模塊分頻模塊的Verilog HDL源程序如以下圖：2.計時模塊計時模塊的Verilog HDL源程序如以下圖：3.計程模塊計程模塊的Verilog HDL源程序如以下圖：4.計費模塊計費模塊的Verilog HDL源程序如以下圖：5.控制模塊6.顯示模塊顯示模塊的Verilog HDL源程序如以下圖：用Verilog HDL編寫程

6、序來實現(xiàn)模塊功能的優(yōu)點在于，當出租車的計費標準發(fā)生變化時，可以很容易地通過改寫程序來完成新的設計，比起硬件電路的修改要方便得多，這也是用Verilog HDL來實現(xiàn)模塊功能的重要優(yōu)勢。6.頂層原理圖如下：對以上的各個源程序進行編譯，并分別建成模塊，畫出頂層原理圖如下：7. 編譯8. 引腳分配(9) . 時序仿真計程模塊計時模塊通過仿真驗證說明，本文所設計的出租車計價器能夠正常地顯示行駛的里程數(shù)和乘客應付的費用，符合預定的計費標準和功能要求?；贔PGA的設計，集成度高、設計周期短。尤其是當計費標準發(fā)生變化時，容易通過改寫Verilog HDL源程序來完成新的設計。四 . 心得體會我對以前所學的知識加深了記憶，對所用的軟件更加熟悉。通過設計實驗，我學會獨立思考，查詢資料去解決試驗中所遇到的問題，而其和同學們互相交流，互相溝通學習，增進了我們的友誼，讓我們懂得團隊的力量。設計的過程中我們遇到很多問題，慢慢的我們發(fā)現(xiàn)問題、解決問題，最后完成此次設從剛開始的原理圖到下載到開發(fā)板這個過程中，我們發(fā)現(xiàn)了我們很多缺乏之處。有一點是我們必須認真、細心。有時候就是小小的一點問題，不管干什么，都要一