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IP屬地：湖北 上傳時間：2022-03-07 格式：PPT 頁數(shù)：66 大?。?.45MB 積分：30 舉報 版權(quán)申訴

1、第第2 2章章 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷﨏PLD/FPGACPLD/FPGAoCPLDCPLD結(jié)構(gòu)原理結(jié)構(gòu)原理oFPGAFPGA結(jié)構(gòu)原理結(jié)構(gòu)原理o產(chǎn)品介紹產(chǎn)品介紹o編程、配置編程、配置本章內(nèi)容：本章內(nèi)容：2.1 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理Lattice公司公司ispLSI系列的系列的CPLD產(chǎn)品為例詳細介紹：產(chǎn)品為例詳細介紹： CPLD的內(nèi)部結(jié)構(gòu)的內(nèi)部結(jié)構(gòu)；CPLD的主要技術(shù)特征；的主要技術(shù)特征；CPLD的設(shè)計編程方法的設(shè)計編程方法。 2.1 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理可編程邏輯塊可編程邏輯塊：CPLDCPLD的主要的主要組成部分，用以實現(xiàn)系統(tǒng)邏組成部分，用

2、以實現(xiàn)系統(tǒng)邏輯功能的配置；輯功能的配置；I/OI/O模塊：模塊：實現(xiàn)實現(xiàn)CPLDCPLD輸入輸入/ /輸輸出信號的引腳驅(qū)動及電平匹出信號的引腳驅(qū)動及電平匹配；配；可編程互聯(lián)通道：可編程互聯(lián)通道：實現(xiàn)實現(xiàn)CPLDCPLD內(nèi)部各個功能模塊的互聯(lián)通內(nèi)部各個功能模塊的互聯(lián)通信。信。CPLDCPLD的內(nèi)部結(jié)構(gòu)：的內(nèi)部結(jié)構(gòu)：LAB(Logic array block 邏輯陣列塊）邏輯陣列塊） ispLSI1000 ispLSI1000和和ispLSI1000EispLSI1000E系列為通用器件；系列為通用器件； ispLSI2000ispLSI2000系列的器件適用于高速系統(tǒng)的設(shè)計；系列的器件適用于高速

3、系統(tǒng)的設(shè)計；ispLSI3000ispLSI3000系列的器件適用于復(fù)雜系統(tǒng)設(shè)計，集成度系列的器件適用于復(fù)雜系統(tǒng)設(shè)計，集成度高、速度高；高、速度高；ispLSI5000ispLSI5000系列的器件為系列的器件為68bit68bit超寬超寬輸入系列；輸入系列；ispLSI6000ispLSI6000系列的器件在結(jié)構(gòu)上增加了系列的器件在結(jié)構(gòu)上增加了存儲器存儲器；ispLSI8000ispLSI8000系列器件是系列器件是多寄存器超大結(jié)構(gòu)多寄存器超大結(jié)構(gòu)。 ispMACHispMACH系列器件的特征是超大、超寬、超快；系列器件的特征是超大、超寬、超快； 2.1.1 Lattice公司的公司的CPL

4、D器件器件LatticeLattice公司的公司的ispisp系列器件主要包括系列器件主要包括ispLSIispLSI和和ispMACHispMACH系列：系列：2.1.2 ispLSI1016輸出布線區(qū)ORPA0A1A2A3A4A5A6A7集總布線區(qū)（GRP）B7B6B5B4B3B2B1B0輸出布線區(qū)ORP通用邏輯塊（GLB）宏模塊時鐘分配網(wǎng)絡(luò)I/O 0I/O 1I/O 2I/O 3I/O 4I/O 5I/O 5I/O 7I/O 8I/O 9I/O 10I/O 11I/O 12I/O 13I/O 14I/O 15I/O 16I/O 17I/O 18I/O 19I/O 20I/O 21I/O

5、22I/O 23I/O 24I/O 25I/O 26I/O 27I/O 28I/O 29I/O 30I/O 31通用邏輯模塊通用邏輯模塊GLBGLB輸入輸入/ /輸出單元輸出單元IOCIOC集總布線區(qū)集總布線區(qū)GRPGRP輸出布線區(qū)輸出布線區(qū)ORPORP時鐘分配網(wǎng)絡(luò)時鐘分配網(wǎng)絡(luò)CDNCDN10161016有有1616個個GLBGLB，每個，每個GLBGLB有有1818輸入，一個可編程與輸入，一個可編程與或陣列，或陣列，4 4個可以重構(gòu)為組合型或寄存器型的輸出。個可以重構(gòu)為組合型或寄存器型的輸出。乘積項乘積項共享共享陣列陣列與邏輯與邏輯陣列陣列輸出輸出邏輯宏單元邏輯宏單元控制控制功能部分功能部分

6、輸入信號輸入信號輸出信號輸出信號GLB組成框圖組成框圖2.1.2 ispLSI1016通通用用邏邏輯輯模模塊塊GLBGLB2.1.2 ispLSI1016輸入輸入/ /輸出單元輸出單元IOCIOCMUXMUXMUXMUXVccMUXMUXDQ R/L reset I/O輸出至集總布線區(qū)IOCLK0IOCLK1RESET來自輸出布線區(qū)來自輸出布線區(qū)來自O(shè)E選擇器表示EEMOS編程單元2.1.2 ispLSI1016輸入輸入/ /輸出單元輸出單元IOCIOC2.1.2 ispLSI1016集總布線區(qū)集總布線區(qū)GRPGRPispLSIispLSI結(jié)構(gòu)的中央是全局布線區(qū)結(jié)構(gòu)的中央是全局布線區(qū)(GRP)

7、(GRP)，它連接所，它連接所有的內(nèi)部邏輯：有的內(nèi)部邏輯：u提供高速的提供高速的內(nèi)部連線內(nèi)部連線，可實現(xiàn)，可實現(xiàn)IOCIOC到到GLBGLB或者或者GLBGLB到到GLBGLB的互連。的互連。u特點是其輸入輸出之間的特點是其輸入輸出之間的延遲恒定且可預(yù)知延遲恒定且可預(yù)知。2.1.2 ispLSI1016輸出布線區(qū)輸出布線區(qū)ORPORP： GLBGLB和和IOCIOC之間的可編程互連陣列，之間的可編程互連陣列，可提高分配可提高分配IOIO管腳的靈活性，簡化布線軟件管腳的靈活性，簡化布線軟件2.1.2 ispLSI1016時鐘分配網(wǎng)絡(luò)時鐘分配網(wǎng)絡(luò)CDNCDN：u用于產(chǎn)生用于產(chǎn)生5 5個全局時鐘信號

8、，分配給個全局時鐘信號，分配給GLBGLB和和I/OI/O用；用；u可將時鐘專用可將時鐘專用GLBGLB的的4 4個輸出送入時鐘分配網(wǎng)絡(luò)，以建立用個輸出送入時鐘分配網(wǎng)絡(luò)，以建立用戶定義的內(nèi)部時鐘。戶定義的內(nèi)部時鐘。通用邏輯塊B0O0O1O2O3CLK0CLK1CLK2IOCLK0IOCLK1Y1Y2Y0時鐘分配網(wǎng)絡(luò)2.1.2 ispLSI1016宏模塊結(jié)構(gòu)：宏模塊結(jié)構(gòu)：器件采用的一種分塊結(jié)構(gòu)器件采用的一種分塊結(jié)構(gòu)宏模塊是其中一個大的結(jié)構(gòu)單元。每個宏模塊由宏模塊是其中一個大的結(jié)構(gòu)單元。每個宏模塊由8個個GLB、一個、一個ORP、16個個IOC、兩個直接輸入、兩個直接輸入DI組成。組成。1.Ult

9、ra-MOS工藝工藝 利用利用Ultra-MOS工藝生產(chǎn)的工藝生產(chǎn)的ispLSI器件具有器件具有高密度，高性能的特點。目前高密度，高性能的特點。目前ispLSI系列器件系列器件的系統(tǒng)工作的系統(tǒng)工作速度速度已達已達200MHz，集成度集成度可達可達58000個邏輯門。個邏輯門。2.1.3 ispLSI器件的主要技術(shù)特性器件的主要技術(shù)特性2.在系統(tǒng)編程功能在系統(tǒng)編程功能 所有的所有的ispLSI系列器件均為系列器件均為ISP器件，具有在系統(tǒng)編程器件，具有在系統(tǒng)編程能力。能力。 所謂所謂“在系統(tǒng)可編程在系統(tǒng)可編程”是指對器件、電路板、整個電是指對器件、電路板、整個電子系統(tǒng)進行邏輯重構(gòu)和功能修改的能力

10、，這種重構(gòu)可以子系統(tǒng)進行邏輯重構(gòu)和功能修改的能力，這種重構(gòu)可以在制造之前，調(diào)試過程中，甚至在交付用戶使用之后進在制造之前，調(diào)試過程中，甚至在交付用戶使用之后進行。行。2.1.3 ispLSI器件的主要技術(shù)特性器件的主要技術(shù)特性3.邊界掃描測試功能邊界掃描測試功能 邊界掃描技術(shù)主要解決芯片的測試問題，借助一個邊界掃描技術(shù)主要解決芯片的測試問題，借助一個4信信號線的接口及相應(yīng)的軟件則可實現(xiàn)對電路板上所有支持邊號線的接口及相應(yīng)的軟件則可實現(xiàn)對電路板上所有支持邊界掃描的芯片內(nèi)部邏輯和邊界引腳的測試。界掃描的芯片內(nèi)部邏輯和邊界引腳的測試。 ispLSI器件中器件中ispLSI 3000、 6000及及8

11、000系列器件支持系列器件支持IEEE1149.1.邊界掃描測試標準。它們可以通過邊界掃描測試標準。它們可以通過5個個ISP編程編程管腳中的管腳中的4個來傳遞邊界掃描信號。個來傳遞邊界掃描信號。 2.1.3 ispLSI器件的主要技術(shù)特性器件的主要技術(shù)特性4.加密功能加密功能 ispLSI器件具有加密功能，用于防止非法拷貝器件具有加密功能，用于防止非法拷貝JEDEC數(shù)據(jù)文件。數(shù)據(jù)文件。ispLSI器件中提供了一段特殊的加密單元，器件中提供了一段特殊的加密單元，該單元被加密以后就不能讀出器件的邏輯配置數(shù)據(jù)。由該單元被加密以后就不能讀出器件的邏輯配置數(shù)據(jù)。由于于ispLSI器件的加密單元只能通過對

12、器件重新編程才能器件的加密單元只能通過對器件重新編程才能擦除，已有的解密手段一般不能破解，器件的加密特性擦除，已有的解密手段一般不能破解，器件的加密特性較好。較好。2.1.3 ispLSI器件的主要技術(shù)特性器件的主要技術(shù)特性5.短路保護短路保護 ispLSI器件采取了兩種短路保護手段。首先，選用電器件采取了兩種短路保護手段。首先，選用電荷泵給硅片基底加上一個足夠大的反向偏置電壓，這個荷泵給硅片基底加上一個足夠大的反向偏置電壓，這個反向偏置電壓能夠防止輸入負電壓毛刺而引起的內(nèi)部電反向偏置電壓能夠防止輸入負電壓毛刺而引起的內(nèi)部電路自鎖；其次，器件輸出采用溝道方式，取代傳統(tǒng)的路自鎖；其次，器件輸出采

13、用溝道方式，取代傳統(tǒng)的P溝道方式，消除溝道方式，消除SCR自鎖現(xiàn)象。自鎖現(xiàn)象。2.1.3 ispLSI器件的主要技術(shù)特性器件的主要技術(shù)特性 自鎖現(xiàn)象又稱自鎖現(xiàn)象又稱S C R 現(xiàn)象，這是因為器件內(nèi)部現(xiàn)象，這是因為器件內(nèi)部存在的存在的pnpn 結(jié)構(gòu)形成了雙結(jié)型寄生晶閘管，此寄結(jié)構(gòu)形成了雙結(jié)型寄生晶閘管，此寄生晶閘管的電路結(jié)構(gòu)與生晶閘管的電路結(jié)構(gòu)與S C R（可控硅）的結(jié)構(gòu)完（可控硅）的結(jié)構(gòu)完全相同。在測試和使用過程中，當(dāng)有外來的電壓全相同。在測試和使用過程中，當(dāng)有外來的電壓或電流信號觸發(fā)動作，或電流信號觸發(fā)動作，CMOS 器件的漏極器件的漏極V dd 和源和源極極Vss 之間就會出現(xiàn)很大的導(dǎo)通電

14、流，該電流一旦之間就會出現(xiàn)很大的導(dǎo)通電流，該電流一旦開始流動，即使除去外來觸發(fā)信號也不會中斷，開始流動，即使除去外來觸發(fā)信號也不會中斷，只有關(guān)斷電源或?qū)㈦妷航档侥硞€值以下才能解除該只有關(guān)斷電源或?qū)㈦妷航档侥硞€值以下才能解除該電流。此時器件處于自鎖狀態(tài)。電流。此時器件處于自鎖狀態(tài)。 編程是指將編程是指將EDAEDA軟件設(shè)計的熔絲圖文件（軟件設(shè)計的熔絲圖文件（JEDECJEDEC）寫入寫入PLDPLD器件的過程（下載）器件的過程（下載）。1 1、 ispLSIispLSI編程信號線：編程信號線： ispENispEN：編程使能，低電平有效；：編程使能，低電平有效； SCLKSCLK：時鐘；：時鐘；

15、 SDISDI：串行數(shù)據(jù)輸入；：串行數(shù)據(jù)輸入； SDOSDO：串行數(shù)據(jù)輸出；：串行數(shù)據(jù)輸出； MODEMODE：方式控制。：方式控制。2.1.4 ispLSI器件的編程器件的編程2、下載電路、下載電路 編程電纜又稱為下載電纜，該電纜連接計算機的并行口編程電纜又稱為下載電纜，該電纜連接計算機的并行口和和ispLSI芯片。電纜中有簡單的控制電路。芯片。電纜中有簡單的控制電路。IspLSISDOSDIMODESCLKispEN.下 載 電 纜計 算 機2.1.4 ispLSI器件的編程器件的編程LatticeLattice公司的下載電纜公司的下載電纜 G1A12Y118A24Y216A36Y314A

16、48Y412U1ASN74L S244G19A111Y19A213Y27A315Y35A417Y43U1BSN74L S24411421531641751861972082192210231124122513J1DB 251234567816151413121110910k X 5R 182R 282R 310kR 4100R 510kR 610kR 74.9kR 882R 9R 10R 1182 X5R 12R 13R 1410kR 15220Q12907aQ22222aD14001D24001D34001D44001D5400112345678J2C ON8C 1101C 2101C 31

17、01C 4101C 5101C 6101C 7104GNDGNDGNDGNDGNDGNDR 161kGNDGNDGNDGNDSC L K/T C KM ODE /T M SNCSDO/T DOVC CNCSDI/T DI.3 3、多個器件的編程、多個器件的編程 有并行和串行兩種方式，但都需要在有并行和串行兩種方式，但都需要在EDAEDA軟件的支持下完軟件的支持下完成。串行菊花鏈編程結(jié)構(gòu)：成。串行菊花鏈編程結(jié)構(gòu)： ispENSDOSDIispLSIMODEispENSCLKSCLKSDI5線ISP編程接口.MODESDOSCLKSCLKSDOSDIispGALMODESDOSDIispGALMO

18、DEispENSDOSDIispLSIMODESCLK2.1.4 ispLSI器件的編程器件的編程2.2 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理以以Xilinx公司的公司的Spartan 3E系列系列FPGA產(chǎn)品為例產(chǎn)品為例可配置邏輯塊可配置邏輯塊CLB可配置可配置I/O模塊模塊IOB可編程互聯(lián)資源可編程互聯(lián)資源IRCLB可編程開關(guān)矩陣可編程I/O模塊可編程互連資源可配置邏輯模塊CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB2.2 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理可配置邏輯塊可配置邏輯塊CLB每個每個slice內(nèi)部包含兩個內(nèi)部包含兩個4輸入查找表輸

19、入查找表LUT 2.2 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理u4 4輸入查找表輸入查找表LUTLUT0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器2輸入查找表輸入查找表2.2 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.2 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理可配置可配置I/O模塊模塊IOB：可配置可配置I/OI/O模塊用來配置模塊用來配置FPGAFPGA芯片引腳與外部模塊通信信號的傳輸方向及輸出芯片引腳與外部模塊通信信號的傳輸方向及輸出信號的驅(qū)動電流大小。信號的驅(qū)動電流大小。 FPGA FPGA的引腳可配置成：的引腳可配置成：輸入信號、輸出信號、雙輸入信

20、號、輸出信號、雙向傳輸信號及高阻態(tài)向傳輸信號及高阻態(tài)。 可編程互聯(lián)資源可編程互聯(lián)資源IR：可編程互聯(lián)資源連接可編程互聯(lián)資源連接FPGAFPGA內(nèi)部內(nèi)部的各功能模塊（如：的各功能模塊（如：IOBIOB，CLBCLB，交換矩陣、，交換矩陣、DCMDCM、Block RAMBlock RAM等），實現(xiàn)各功能模塊之間的通信。等），實現(xiàn)各功能模塊之間的通信。2.3 CPLD/FPGA產(chǎn)品產(chǎn)品Altera公司產(chǎn)品公司產(chǎn)品 Xilinx公司公司 Lattice公司公司2.3.1 Altera公司產(chǎn)品公司產(chǎn)品 低成本的低成本的CycloneCyclone系列：系列：CycloneCyclone、Cyclone

21、 IICyclone II、Cyclone IIICyclone III、Cyclone IVCyclone IV、Cyclone VCyclone V等；等；中端的中端的ArriaArria系列：包括系列：包括ArriaArria GX GX、ArriaArria II II、ArriaArria V V等；等；高端的高端的StratixStratix系列：包括系列：包括StratixStratix、StratixStratix II II、StratixStratix III III、StratixStratix IV IV、StratixStratix V V等等CycloneCyclo

22、ne系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 LAB陣列陣列 CycloneCyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone LE普通模式普通模式 CycloneCyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone LE動態(tài)算術(shù)模式動態(tài)算術(shù)模式 CycloneCyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 快速進位選擇鏈快速進位選擇鏈 LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 CycloneCyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 快速通道快速通道(FastTrack) FastTrack遍布于整個遍布于整個FPGA器件，是一系列

23、水器件，是一系列水平和垂直走向的連續(xù)式平和垂直走向的連續(xù)式布線通道。布線通道。 FastTrackFastTrack連接是由遍布整個器件連接是由遍布整個器件的的“行互連行互連”和和“列互列互線線”組成的。組成的。 I/O單元與專用輸入端口單元與專用輸入端口 IO單元結(jié)構(gòu)圖單元結(jié)構(gòu)圖 系統(tǒng)級系統(tǒng)級FPGA嵌入式陣列塊嵌入式陣列塊EAB(Embedded Array Block) 用用EAB構(gòu)成不同結(jié)構(gòu)成不同結(jié)構(gòu)的構(gòu)的RAM和和ROM 輸 出輸 出時 鐘時 鐘DRAM/ROM256x8512x41024x22048x1DDD寫 脈 沖寫 脈 沖電路電路輸出寬度輸出寬度8 , 4 , 2 , 1 數(shù)

24、據(jù)寬度數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度地址寬度 8,9,10,11 寫使能寫使能輸 入輸 入時 鐘時 鐘系統(tǒng)級系統(tǒng)級FPGAFPGA嵌入式陣列塊嵌入式陣列塊EAB(Embedded Array Block) M4K功能：功能：4608位位RAM；ROM設(shè)計；設(shè)計；200MHZ高速性能；雙端口存儲器；單個雙端口存儲高速性能；雙端口存儲器；單個雙端口存儲器；單端口存儲器；字節(jié)使能；校驗位；移位寄存器；器；單端口存儲器；字節(jié)使能；校驗位；移位寄存器；FIFO設(shè)計；混合時鐘模式。設(shè)計；混合時鐘模式。 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 系

25、統(tǒng)級系統(tǒng)級FPGATriMatrixFPGATriMatrix存儲器存儲器Stratix器件中的TriMatrix存儲結(jié)構(gòu)具有多達10Mbit的RAM和高達12Tbps的峰值存儲帶寬，是大存儲應(yīng)用的理想選擇。 M512 模塊（5121 到 3218）：作為FIFO功能和時鐘域緩沖；M4K 模塊（40961到12836）：滿足中大小存儲；MegaRAM模塊（64K9到4K144）：滿足大緩沖應(yīng)用對可編程門陣列的需求。M512塊塊M4K塊塊M-RAMRake接收機相關(guān)器接收機相關(guān)器ATM信元數(shù)據(jù)包存儲信元數(shù)據(jù)包存儲IP數(shù)據(jù)緩沖包數(shù)據(jù)緩沖包移位寄存器移位寄存器Header/cell存儲存儲系統(tǒng)高速緩

26、存系統(tǒng)高速緩存小容量小容量FIFO緩沖緩沖信道化函數(shù)信道化函數(shù)視頻幀緩沖器視頻幀緩沖器FIR濾波器延遲線濾波器延遲線處理器的程序存儲器處理器的程序存儲器反射消除器數(shù)據(jù)反射消除器數(shù)據(jù)存儲存儲處理器代碼存儲處理器代碼存儲TriMatrix存儲應(yīng)用存儲應(yīng)用Cyclone器件支持的外部存儲器接口器件支持的外部存儲器接口存儲技術(shù)存儲技術(shù)I/O標準標準最大總線寬度最大總線寬度最大時鐘速度最大時鐘速度最大數(shù)據(jù)速度最大數(shù)據(jù)速度SDR SDRAM3.3 V LVTTL72bits167MHz167MbpsDDR SDRAM2.5 V SSTL Class ，72bits167MHz334MbpsDDR2 SDR

27、AM1.8 V SSTL Class ，72bits167MHz334MbpsQDR SRAM1.8 V HSTL Class ，36bits167MHz668Mbps系統(tǒng)級系統(tǒng)級FPGAFPGA數(shù)字時鐘管理數(shù)字時鐘管理 Cyclone II PLL方框圖 鑒相器鑒相器系統(tǒng)級系統(tǒng)級FPGAFPGA數(shù)字時鐘管理數(shù)字時鐘管理 表 Cyclone II PLL特性特性特性指標指標時鐘倍乘和分頻時鐘倍乘和分頻m / (n置后分頻計數(shù)器置后分頻計數(shù)器)相位移相位移低至低至125皮秒的增量皮秒的增量內(nèi)部時鐘輸出數(shù)量內(nèi)部時鐘輸出數(shù)量每個每個PLL多達多達3個個外部時鐘輸出數(shù)量外部時鐘輸出數(shù)量每個每個PLL

28、1個個饋送邏輯陣列饋送邏輯陣列鎖相端口和鎖相端口和PLL時鐘輸出時鐘輸出其他其他可編程持續(xù)期和帶寬可編程持續(xù)期和帶寬門控時鐘和人工時鐘交換門控時鐘和人工時鐘交換系統(tǒng)級系統(tǒng)級FPGAFPGA系統(tǒng)級系統(tǒng)級I/OI/O Cyclone/Cyclone II 器件單端I/O標準支持I/OI/O標準標準類型類型目標性能（目標性能（MHZMHZ）典型應(yīng)用典型應(yīng)用3.3-V/2.5-V/1.8-V 3.3-V/2.5-V/1.8-V LVTTLLVTTL單端單端250 MHz250 MHz一般用途一般用途3.3-V/2.5-V/1.8-3.3-V/2.5-V/1.8-V/1.5-V LVCMOSV/1.5-

29、V LVCMOS單端單端250 MHz250 MHz一般用途一般用途SSTL-3 Class I & IISSTL-3 Class I & II參考電參考電壓壓166 MHz166 MHzSDR SDRAMSDR SDRAMSSTL-2 Class I & IISSTL-2 Class I & II參考電參考電壓壓133 MHz133 MHzDDR SDRAMDDR SDRAM及及FCRAMFCRAM3.3-V PCI3.3-V PCI單端單端66 MHz66 MHzPCPC及嵌入式應(yīng)用及嵌入式應(yīng)用系統(tǒng)級系統(tǒng)級FPGAFPGA系統(tǒng)級系統(tǒng)級I/O I/O 系統(tǒng)級I/O支持其他接口標準和協(xié)議。如C

30、yclone器件支持各種串行總線接口、通信協(xié)議以及通信接口協(xié)議。 平臺級平臺級FPGAFPGA乘法器乘法器 乘法器的9位工作模式 平臺級平臺級FPGADSPFPGADSP硬核硬核 DSP塊的配置模式DSP塊模式塊模式9 99 91818181836363636乘法器乘法器8個乘法器，個乘法器，8個個乘積輸出乘積輸出4個乘法器，個乘法器，4個乘積個乘積輸出輸出1個乘法器，個乘法器，1個乘積輸出個乘積輸出乘累加乘累加2個乘累加個乘累加2個乘累加個乘累加2乘加乘加4個和輸出，每個和輸出，每個都是個都是2個乘積個乘積相加相加2個和輸出，每個都個和輸出，每個都是是2個乘積相加個乘積相加4乘加乘加2個和輸

31、出，每個和輸出，每個都是個都是4個乘積個乘積相加相加1個和輸出，每個都個和輸出，每個都是是4個乘積相加個乘積相加平臺級平臺級FPGADSPFPGADSP硬核硬核 平臺級平臺級FPGAFPGA高速串行接口高速串行接口 2.3.2 Xilinx公司公司 CPLDCPLD產(chǎn)品：產(chǎn)品：CoolRunner、XC9500系列系列 ；低端低端Spartan ：Spartan2、Spartan2E、Spartan3、Spartan3E、Spartan3A、Spartan6 ；高端高端Virtex：有：有Virtex2、Virtex2P、Virtex4、Virtex5、Virtex6、Virtex7系列。系列

32、。 2.3.3 Lattice公司公司 CPLD產(chǎn)品有產(chǎn)品有ispMACH 4000ZE、MachXO、MachXO2系列系列 ；LatticeECP3、LatticeECP2/M、LatticeSC/M、LatticeXP2等系列等系列 2.4 編程與配置編程與配置在系統(tǒng)編程在系統(tǒng)編程 FPGAFPGA配置配置 u主動配置方式：由主動配置方式：由FPGAFPGA從外部程序存儲器從外部程序存儲器EEPROMEEPROM或或FlashFlash中主動讀取配置代碼；中主動讀取配置代碼；u被動配置方式：由外部處理器將配置代碼寫入到被動配置方式：由外部處理器將配置代碼寫入到FPGAFPGA中。中。（1

33、 1）被動串行（）被動串行（Passive SerialPassive Serial，PSPS）模式。異步串行微處理器）模式。異步串行微處理器實現(xiàn)配置。實現(xiàn)配置。（2 2）被動并行同步）被動并行同步 (Passive Parallel Synchronous(Passive Parallel Synchronous，PPS)PPS)模式模式。通過并行同步的微處理器實現(xiàn)配置。通過并行同步的微處理器實現(xiàn)配置。（3 3）被動并行異步（）被動并行異步（Passive Parallel AsynchronousPassive Parallel Asynchronous，PPAPPA）模）模式。通過并行的

34、異步微處理器實現(xiàn)配置。式。通過并行的異步微處理器實現(xiàn)配置。（4 4）被動串行異步（）被動串行異步（Passive Serial AsynchronousPassive Serial Asynchronous，PSAPSA）模式）模式。通過串行異步微處理器實現(xiàn)配置。通過串行異步微處理器實現(xiàn)配置。（5 5）JTAGJTAG模式；通過模式；通過IEEEIEEE的標準的標準1149.11149.1（JTAGJTAG）引腳實現(xiàn)配置。）引腳實現(xiàn)配置。（6 6）主動串行）主動串行 (Active Serial(Active Serial，AS)AS)配置。通過串行配置芯片實配置。通過串行配置芯片實現(xiàn)配置?，F(xiàn)

35、配置。 配置模式：配置模式：接口各引腳信號名稱接口各引腳信號名稱引引腳腳 1 2 3 4 5 6 7 8 9 10 PS 模模式式 DCK GND CONF_DONE VCC nCONFIG - nSTA TUS - DA TA0 GND JA TG模模式式 TCK GND TDO VCC TMS - - - TDI GND 1010芯下載口芯下載口 配置引腳定義配置引腳定義2.4 測試、編程與配置測試、編程與配置pJTAGJTAG模式模式：在開發(fā)軟件中通過下載電纜直接將配置代：在開發(fā)軟件中通過下載電纜直接將配置代碼下載到碼下載到FPGAFPGA，是項目設(shè)計驗證階段常用的下載方式。，是項目設(shè)計

36、驗證階段常用的下載方式。 M2,M1,M0為方式選擇。見為方式選擇。見P21表表25。其中，。其中，JTAG模式為模式為101。內(nèi)部邏輯測試內(nèi)部邏輯測試 FPGA/CPLD測試技術(shù)測試技術(shù) JTAG邊界掃描測試邊界掃描測試 IEEE 1149.1 IEEE 1149.1 標準規(guī)定了一個四線串行接口（第五條線是可選的），標準規(guī)定了一個四線串行接口（第五條線是可選的），該接口稱作測試訪問端口（該接口稱作測試訪問端口（TAPTAP），用于訪問復(fù)雜的集成電路（），用于訪問復(fù)雜的集成電路（ICIC），），例如微處理器、例如微處理器、DSPDSP、ASICASIC和和CPLDCPLD。除了。除了TAPTA

37、P之外，混合之外，混合ICIC也包含移位寄也包含移位寄存器和狀態(tài)機，以執(zhí)行邊界掃描功能。在存器和狀態(tài)機，以執(zhí)行邊界掃描功能。在TDITDI（測試數(shù)據(jù)輸入）引線上（測試數(shù)據(jù)輸入）引線上輸入到芯片中的數(shù)據(jù)存儲在指令寄存器中或一個數(shù)據(jù)寄存器中。串行數(shù)輸入到芯片中的數(shù)據(jù)存儲在指令寄存器中或一個數(shù)據(jù)寄存器中。串行數(shù)據(jù)從據(jù)從TDOTDO（測試數(shù)據(jù)輸出）引線上離開芯片。邊界掃描邏輯由（測試數(shù)據(jù)輸出）引線上離開芯片。邊界掃描邏輯由TCKTCK（測試（測試時鐘）上的信號計時，而且時鐘）上的信號計時，而且TMSTMS（測試模式選擇）信號驅(qū)動（測試模式選擇）信號驅(qū)動TAPTAP控制器的控制器的狀態(tài)。狀態(tài)。TRSTT

38、RST（測試重置）是可選項。在（測試重置）是可選項。在PCBPCB上可串行互連多個可兼容掃上可串行互連多個可兼容掃描功能的描功能的ICIC，形成一個或多個掃描鏈，每一個鏈都由其自己的，形成一個或多個掃描鏈，每一個鏈都由其自己的TAPTAP。每。每一個掃描鏈提供電氣訪問，從串行一個掃描鏈提供電氣訪問，從串行TAPTAP接口到作為鏈的一部分的每一個接口到作為鏈的一部分的每一個ICIC上的每一個引線。在正常的操作過程中，上的每一個引線。在正常的操作過程中，ICIC執(zhí)行其預(yù)定功能，就好像執(zhí)行其預(yù)定功能，就好像邊界掃描電路不存在。但是，當(dāng)為了進行測試或在系統(tǒng)編程而激活設(shè)備邊界掃描電路不存在。但是，當(dāng)為了進行測試或在系統(tǒng)編程而激活設(shè)備的掃描邏輯時，數(shù)據(jù)可以傳送到的掃描邏輯時，數(shù)據(jù)可以傳送到ICIC中，并且使用串行接口從中，并且使用串行接口從I