加法器實驗報告

1、 "°。 A "o° 右 /TJo43o - & 力噠器詼報告a o« b o° na 2*丿c -3 r 曠nsr加法器實驗報告實驗一【實驗名稱】1位加法器9"小【目的與要求】L掌箍1位會水器的設計2；孝窘I位加法器的擴展【實驗內(nèi)容】L設計1位全加器 a 2. #1他全加馨擴晨為4位全加器朱儻4位的全加器寵做加減法運算【操作步驟】X 1位全加器的設計(1)寫出1位全加器的真值表(2根據(jù)真值表寫出表達式并化簡(3)畫出邏輯電路quartusll進行功能仿真八檢驗邏輯電路是否正確八將仿真波形截圖并粘貼于此(B)如果電路

2、設計正確將該電路進行封裝以用于下一個環(huán)節(jié)2將1位全加器擴展為4位全加器1位全加器擴展為4位的全加器畫出電路(2)分別用兩個4位補碼的正數(shù)和負數(shù)驗證加法器的正確.a 磯°” <n a c性(注意這兩個數(shù)之和必須在4位補碼的數(shù)的范圍內(nèi)，這兩個數(shù)包括符號 在內(nèi)共4#),用quartusll進行功能仿真并對仿真結果進行截 圖。參#4隹的全加器龍進謝<4位加法箱城法的運篦器(1)在4位加法器的基礎上，對電路進行修改，使該電路,v. o. » Y卩 o9<.R r不僅能迸舒加法運聲而且逐能迷行滅養(yǎng)運束畫曲犧電賂°八 » -X(?)井別用兩余4位補矚

3、的正數(shù)和費數(shù)驗證該電鱉的正痛數(shù)之和必須在4位補碼的數(shù)的范圍內(nèi))，用q uartusl I進行 魴解傍真并對爲咦結果進行裁圖拿mai篇二：加法器的基本原理實驗報告 一、實驗目的1、了解加器的基本原理。掌握組合邏輯電路在Quartus II 申的圖形簟入方法憑文本輸入龍憑2、學司和掌握半加器、全加器的工作和設計原理3、熟悉EDA工具Quartus II和Modelsim的使用，能夠熟練.o w e a° o M a c c4運用壯訂og; ffl)L ><4 Qdartus H下遴短工程開發(fā),調(diào)試範榜4. 掌握半加器設計方法 WV* -5；掌握全加器的工作原理和使用方法1、建

4、立一個 Pro ject °2. 圖形輸入設計：要求用VHDL結構描述的方法設計一個半加器炙進行編譯，修改錯誄P5. 對該VIIDL程序進行功能仿真和時序仿真Simulation：C 2世肝*O.叭.三，實驗步驟1 m 啟動 Quartus 112.建立新工程NEW PROJECT設定項目保存路徑項目名稱頂層實體名稱4、建立新文件 Blok Diagram/Schematie FileQ C99 9 > O w 9 v 9 « 9 5. 保存文件FILE /SAVE 6；原理圖設計輸入元件符號放置通過EDIT_&gt；SYMBOL插入元件或點擊圖標 |F.-元

5、件移動禮件犢動元件刪除管腳命名PINNAME元件之間連線（直接連接，引線連接）CT.<®4*O" ><3 O仁保存原理圖8 、編譯;頂層文件設置* PROJECT_&gt； Set as. TQp_Level開始 編譯 processing_&gt；Stfirt Compilation編譯有兩種全編譯包括分析與綜合-9叭*, «?»« -(Analysis&amp； Synthesis)"適 (Fitter) 編程Cassembler)時序分析(Classical Timing* Analys

6、is) 4 個環(huán) 節(jié)豪而這4水環(huán)節(jié)各自對應相應菜單命令耳單獨發(fā)布執(zhí)行也可 以分步執(zhí)行L 0$壽邃輯箝量 生成&nb3p；FlLE6EW切L叩血塌就;切煽砂謹Symbol File forCurrent File10 *仿真建立仿真wenjian添加需要的輸入輸出管腳設置仿真時同 設置柵格的大學設撞輸A佶號的破形保存文件管情真功能仿真：主要檢查邏輯功能是否正確，功能仿真方法如下；1T00L/SIMULAT0R： TOOL,在 SIMULATOR-MODE 下選擇單擊Functional,在SIMULATION INPUT欄中指定波形激勵文件,Generator Functional Simulator NetistF 生成功能仿真網(wǎng)表文實驗現(xiàn)象任務1 :邏輯箭號生成任務厶 釆用基本邏輯門電路設計:，異或設計半加器