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1、47、簡述集成電路設(shè)計綜合的層次化劃分方式？ 設(shè)計層次 行為域 結(jié)構(gòu)域 設(shè)計綜合系統(tǒng)級 自然語言描述芯片級 算法描述 系統(tǒng)綜合 高層次綜合寄存器級 數(shù)據(jù)流描述 算法綜合門 級 邏輯圖描述 邏輯綜合電路級 版圖綜合版圖級 幾何圖形描述48、何謂高層次綜合？簡述高層次綜合的意義。 高層次綜合是將系統(tǒng)算法層的行為描述轉(zhuǎn)化為RTL級的結(jié)構(gòu)描述的綜合意義：a. 可以對一個系統(tǒng)的行為描述，就不同的性能指標和不同的面積/速度等指標進行優(yōu)化，形成多種可選實現(xiàn)方案。b. 對于超大規(guī)模芯片設(shè)計和上市時間的要求，設(shè)計者較難一開始就設(shè)計出低層次的實現(xiàn)描述。通過高層次綜合可以將設(shè)計者給出的算法級行為描述快速轉(zhuǎn)化為RTL

2、級的結(jié)構(gòu)描述。 c. 在對系統(tǒng)實現(xiàn)方案的規(guī)劃過程中，通過高層次綜合可以在設(shè)計初期就對各種方案的資源占用和速度方面的特性做出評估，以減少和避免在設(shè)計后期的設(shè)計（邏輯層、電路層、版圖層）回溯。49、簡述高層次綜合的主要步驟。 a. 翻譯與優(yōu)化：將算法描述翻譯成中間格式，并編譯優(yōu)化和操作優(yōu)化b. 調(diào)度：從時間上安排操作的執(zhí)行順序c. 分配: 從空間上完成操作和變量（或值）對應(yīng)功能單元和寄存器的資源分享d. 控制器綜合: 對按調(diào)度要求驅(qū)動數(shù)據(jù)通道的控制器進行50、版圖綜合對設(shè)計方法學(xué)的要求有哪些？a. SoC設(shè)計的出現(xiàn)，對版圖綜合的能力有了更高的要求。 > IP硬核使版圖綜合將面對一種大規(guī)模器件

3、； > 多時鐘SoC 將使版圖綜合時的時序處理超出想像； > 版圖綜合的布局設(shè)計將以IP核為單元，進入層次化設(shè)計階段。b. 其他新特點 > Top-down/Bottom-up結(jié)合的設(shè)計方法； > 綜合優(yōu)先于功能驗證，精確的時序分析成為設(shè)計成功與否的關(guān)鍵； > 注重邏輯層次與版圖層次的一致性c. 目前設(shè)計的障礙 > 性能得不到滿足； > “關(guān)鍵路徑”的延時性能不滿足，進而導(dǎo)致整個設(shè)計的失敗。51、邏輯綜合定義是什么？簡述邏輯綜合的一般步驟。 從 RTL 描述或從布爾方程、真值表、狀態(tài) 圖等描述到邏輯門級網(wǎng)表描述的綜合過程。a. 把RTL描述轉(zhuǎn)為未優(yōu)化常

4、用門（如與門、或門、觸發(fā)器和鎖存器）的布爾描述； b. 執(zhí)行布爾算法優(yōu)化； c. 按所采用工藝庫把優(yōu)化的布爾等式描述映射到實際邏輯門，實際是生成網(wǎng)表。52、邏輯綜合目標是什么?有哪些信息需輸入邏輯綜合工具以實現(xiàn)邏輯綜合？根據(jù)RTL級描述和工藝庫提供的器件單元工藝信息，產(chǎn)生一個滿足時序和約束的正確實現(xiàn)方案。RTL級描述，約束條件和工藝庫53、邏輯綜合中的約束一般包括哪些方面？約束中的屬性又包括哪些方面？ 環(huán)境約束針對芯片工作環(huán)境，如：電壓、溫度、負載和驅(qū)動等。 時序約束針對芯片工作時鐘，如：時鐘、接口時序/延時等。 設(shè)計規(guī)則約束針對工藝規(guī)則，如：面積、最大扇入扇出和最大電容等。 54、簡述延時約

5、束主要內(nèi)容被綜合電路輸入延時約束：通過定義被綜合電路輸入路徑外部邏輯的延時大小，來約束被綜合電路內(nèi)部輸入路徑的延時量，進而綜合出相應(yīng)的電路。 被綜合電路輸出延時約束：通過定義被綜合電路輸出路徑外部邏輯的延時大小，來約束被綜合電路內(nèi)部輸出路徑的延時量，進而綜合出相應(yīng)的電路。55、針對大規(guī)模多層次系統(tǒng)設(shè)計，一般的邏輯綜合策略有哪些？并簡述之。a自頂向下策略（Top-down） > 讀入整個設(shè)計的代碼； > 從整個設(shè)計的頂層施加各類約束； > 實施邏輯綜合過程b自底向上策略（Bottom-up） > 首先獨立完成各個子模塊的邏輯綜合，并使它們滿足各自的約束條件； > 讀

6、入整個設(shè)計的頂層代碼和相應(yīng)的約束，并實施邏輯綜合過程； > 驗證整個設(shè)計綜合是否通過56、簡述使用IF語句和CASE語句進行描述時，對應(yīng)邏輯綜合有哪些注意點？IFa. if-else語句一般對應(yīng)于二選一選擇器。b. 改變if-else語句描述方式，可綜合出不同的選擇器結(jié)構(gòu)。c. 如果只有if 語句進行描述（缺else），將綜合出鎖存器。CASEa. case語句一般對應(yīng)于多路選擇器。b. 在case語句描述中，最好使用default語句，否則也會綜合出鎖存器。 c. 也可以進行full-case方式的描述，但其不如default語句簡便。 57、CMOS集成電路的功耗有哪些組成部分？CM

7、OS集成電路的功耗主要由靜態(tài)功耗和動態(tài)功耗組成。58、分析靜態(tài)功耗的成因。a. CMOS在靜態(tài)時，P、N管只有一個導(dǎo)通。由于沒有Vdd 到Vss的直流通路，所以CMOS靜態(tài)功耗應(yīng)當?shù)扔诹恪?b. 但在實際情況中，由于擴散區(qū)和襯底形成的PN結(jié)上存在 一定的反向漏電流，因此會產(chǎn)生很小的靜態(tài)功耗。 c. 每個門器件的靜態(tài)功耗等于反向漏電流與電源電壓的乘積， CMOS集成電路的總的靜態(tài)功耗為： 其中：n為器件個數(shù)一般在室溫條件下，每個門器件允許0.10.5nA，當電源電壓為5V時，每個門器件由反向漏電流引起的靜態(tài)功耗典型值為12nW59、CMOS集成電路動態(tài)功耗有哪些組成部分？并分析各自的成因。CMO

8、S集成電路的動態(tài)功耗主要由開關(guān)功耗和短路功耗組成a. 開關(guān)功耗（Psw）由CMOS門電路中的開關(guān)電流引起。 CMOS集成電路的動態(tài)功耗主要由開關(guān)功耗和短路功耗組成。 > CMOS電路在“0” “1”反轉(zhuǎn)過程中，開關(guān)電流Isw對負載電容Cl進行充、放電，并在PMOS管和NMOS管上消耗了一定的能量，進而引起開關(guān)功耗其中：C為電路節(jié)點的等效負載電容； Vdd為電路工作電壓；f為工作時鐘頻率；Nsw 為單時鐘周期內(nèi)翻轉(zhuǎn)晶體管數(shù)目。 b. 短路功耗（Psc）由CMOS門電路中的短路電流引起。> CMOS電路在輸入非理想波形時，反相器處于輸入波形上升沿和下降沿的瞬間，負載管和驅(qū)動管會同時導(dǎo)通

9、，在Vdd 到Vss 之間產(chǎn)生一個直流通路（短路電流Isc），進而引起短路功耗其中： Qx為翻轉(zhuǎn)過程中的短路電量； V為電路工作電壓；f為工作時鐘頻率； Nsw 為單時鐘周期內(nèi)翻轉(zhuǎn)晶體管數(shù)目60、為什么當CMOS集成電路使用小于深亞微米工藝（0.35um）進行芯片設(shè)計與生產(chǎn)時，靜態(tài)功耗在總功耗中所占的比例會大幅度提高？ > 隨著CMOS集成電路工藝的提升，芯片的工作電壓大大降低。 > 由于動態(tài)功耗與電源電壓成正比關(guān)系，特別是原先在總功耗中占據(jù)70%90%的開關(guān)功耗與電源電壓平方成正比關(guān)系，進而使動態(tài)功耗大幅度降低開關(guān)功耗短路功耗源極和漏極之間的亞閾值漏電流是生成靜態(tài)功耗較為主要的漏

10、電流，其計算公式為：為載流子遷移率； Cox 為等效柵電容；Vth為熱電壓（kT/q，室溫時25.9mV）；VGS 為柵-源電壓；W/L 為晶體管柵極寬長比； VT 為閾值電壓； n為器件構(gòu)建處理參數(shù)（一般在1.02.5）。當電源電壓降低時，VT 也同時下降，使亞閾值漏電流上升，進而使靜態(tài)功耗增加；此時，功率優(yōu)化措施應(yīng)同時考慮動態(tài)功耗和靜態(tài)功耗。61、簡述高功耗對集成電路的影響。a. 功耗過高將對系統(tǒng)可靠性有很大的影響。 > 過高功耗會導(dǎo)致系統(tǒng)溫度上升，溫度升高會使系統(tǒng)失效率上升；- 試驗表明，在大于85后，每增加10，系統(tǒng)失效率增加1倍。 > 就集成電路而言，溫度上升還會加快電子

11、遷移的速度。- 對于深亞微米工藝，線寬越來越小，電子遷移速度的加快，將導(dǎo)致連線失效率的上升。 > 綜上所述，功耗過高將大大降低系統(tǒng)可靠性，并降低芯片壽命。 b. 功耗過高將對系統(tǒng)性能有重要的影響。 > 高功耗會造成的溫度升高會使晶體管的翻轉(zhuǎn)時間增加，進而降低了系統(tǒng)的性能。 > 溫度升高還會增加系統(tǒng)的噪聲，進而也會降低系統(tǒng)的性能。c. 功耗過高將對系統(tǒng)生產(chǎn)和封裝成本有很大的影響。 > 高功耗芯片需電源線更寬，進而使芯片面積增加、成本增加； > 高功耗需要更好的散熱介質(zhì)，對封裝的介質(zhì)提出了更嚴格的要求，進而增加了芯片的封裝成本。 d. 功耗過高將對系統(tǒng)散熱成本有很大的

12、影響。 > 隨著功耗增加，散熱裝置成本在系統(tǒng)總成本中所占比例越來越大。 - 目前使用較多的散熱方法有風(fēng)制冷、液態(tài)制冷和半導(dǎo)體制冷等。62、針對動態(tài)功耗和靜態(tài)功耗的常用具體優(yōu)化方法有哪些？動態(tài)：a. 在系統(tǒng)級 > 采用小的工藝線寬； > 采用低工作電壓設(shè)計、門控電源設(shè)計（實現(xiàn)分區(qū)供電）或多電壓設(shè)計； b. 在RTL級 > 改變結(jié)構(gòu)設(shè)計，即采用并行處理結(jié)構(gòu)，雖增加芯片面積，但大大降低了開關(guān)動作的功率。 > 采用門控時鐘設(shè)計部分電路有“休眠”態(tài)（時鐘屏蔽技術(shù)）； > 采用分塊技術(shù)設(shè)計存儲單元部分。 c. 在邏輯門級 > 改變引起功耗的若干因素，如：晶體管尺寸

13、大小、網(wǎng)線的開關(guān)頻率、網(wǎng)線的負載電容等。d. 在版圖級 > 采用P/G布線方式使電源供電均勻。靜態(tài)：a. 采用多閾值設(shè)計工藝。 > 多閾值工藝可以在時序和漏電流之間進行一些折中。 b. 采用多電壓布放方式。 > 因為靜態(tài)功耗與電源電壓成正比關(guān)系，多種電壓供電，可以使低工作電壓的局部電路靜態(tài)功耗大大降低。 c. 采用虛擬供電網(wǎng)絡(luò)。 d. 采用浮動襯底電壓技術(shù)。 e. 采用絕緣襯底（SOI）技術(shù)。63、集成電路測試與功能驗證有何不同？> 集成電路測試是為了剔除生產(chǎn)過程中產(chǎn)生的廢品。 > 集成電路功能驗證是用于證明所設(shè)計電路在性能上是否滿足指標要求。 - 驗證內(nèi)容包括輸

14、入與輸出信號間的邏輯關(guān)系、信號間的各種時序關(guān)系，以及功耗等各種指標。 - 進行全面徹底的功能驗證是不可能的。 - 功能驗證不可能取代測試。64、何謂集成電路測試中的故障覆蓋率？并請簡述故障覆蓋率較難得到100%的原因。故障覆蓋率：指已有測試圖形集所能檢測故障數(shù)在系統(tǒng)電路可測故障中占的百分比。故障覆蓋率一般不能達到100%，主要受制于如下因素：- 一般大規(guī)模集成電路都包含有非易測點；- 測試矢量長度的限制； - 測試設(shè)備存儲單元容量的限制； - 測試時間的限制等65、簡述集成電路可測試性設(shè)計概念。并請簡述這種設(shè)計的目標與注意點是什么？a. 可測試性設(shè)計概念 > 可測試性設(shè)計指集成電路設(shè)計在

15、設(shè)計系統(tǒng)和電路的同時，考慮到測試的要求，通過增加一定的硬件開銷，獲得最大可測試性的設(shè)計過程。 > 簡單來說，可測試性設(shè)計即是指為了達到故障檢測目的所做的輔助性設(shè)計。 b. 可測試性設(shè)計的目標與注意點 > 測試矢量盡可能少； > 容易生成測試矢量； > 測試矢量生成時間盡可能少； > 對原始電路其它性能影響最小。66、簡述廣泛使用邏輯門層次故障模型的原因。a. 模型簡單易用，數(shù)字集成電路制造過程中的大部分缺陷都可以在邏輯門級表述。b. 對于復(fù)雜系統(tǒng)，采用邏輯門層次故障模型，應(yīng)用布爾代數(shù)可以在理論上推導(dǎo)出故障檢測所需的許多結(jié)果。 c. 邏輯門層次故障模型可以應(yīng)用到多種

16、不同的工藝。 > 比如CMOS工藝或雙極性工藝。67、簡述固定邏輯值故障模型和其一般測試方法。固定邏輯值故障模型：指集成電路制造過程中所有缺陷都可以表現(xiàn)為邏輯門層次上網(wǎng)線的邏輯值被固定在某一邏輯電平。 - 固定0故障（stuck-at-0），記為s-a-0。 （網(wǎng)線的邏輯值被固定在 0 電平）- 固定1故障（stuck-at-1），記為s-a-1。 （網(wǎng)線的邏輯值被固定在 1 電平）對于一個系統(tǒng)電路而言，固定邏輯值故障可分為兩類： - 單固定邏輯值故障：整個系統(tǒng)電路中僅有一個固定邏輯值故障。 - 多固定邏輯值故障：整個系統(tǒng)電路中有多個固定邏輯值故障。 > 電路作固定邏輯值故障模型化

17、時，須以每一根網(wǎng)線為研究對象，而不是每一個節(jié)點。 > 固定型故障一般不會改變電路的拓撲結(jié)構(gòu)，即不會使電路或系統(tǒng)的基本功能發(fā)生根本性的變化。 固定邏輯值故障的一般測試方法： > 首先，假設(shè)電路中各邏輯單元的輸入和輸出端（系統(tǒng)中每一根網(wǎng)線）分別出現(xiàn)s-a-1和s-a-0兩種固定邏輯值故障。- 注：一個邏輯系統(tǒng)中應(yīng)假設(shè)有 2n 個固定邏輯值故障。（n 為系統(tǒng)中的網(wǎng)線總數(shù)。）> 其次，找出一組測試矢量，使得在這組測試矢量的激勵下，假想有故障電路的輸出邏輯電平與無故障電路的輸出邏輯電平不同68、集成電路邏輯門層次故障模型的局限性有哪些？> 在電路或晶體管層次仍存在一些物理缺陷，不

18、能用邏輯門層的故障模型進行檢測。 > 在MOS工藝中，有一些電路模型不存在簡單的邏輯門等效。 > 在大規(guī)模系統(tǒng)中，故障的總數(shù)可能會變得很大。69、何謂測試圖形? 何謂測試生成？設(shè)計測試圖形的方法有哪些？ a. 測試生成：設(shè)計與產(chǎn)生測試圖形的過程。b. 設(shè)計測試圖形的方法。 > 手工生成：由集成電路設(shè)計者或測試者手工寫出測試圖形。 > 偽隨機測試圖形生成：測試激勵由偽隨機方式產(chǎn)生，而測試響應(yīng)則通過對正確電路的測量來獲得。 > 算法生成：使用某種計算方法，由計算軟件自動生成測試圖形測試圖形。70、針對第48頁電路，求故障h（s-a-1）和h（s-a-0）的測試矢量集。

19、 利用一階布爾差分求解電路內(nèi)部連線處故障 hi（s-a-1）和 hi（s-a-0）的測試矢量集71、針對第48頁電路，求電路函數(shù) f 相對變量 x3 的一階布爾差分 。72、何謂集成電路的可測試性設(shè)計? 可測試性設(shè)計的研究目標是什么？ a. 問題的提出：電路系統(tǒng)規(guī)模和復(fù)雜度的日益增加，傳統(tǒng)測試技術(shù)已不能滿足要求。 b. 問題的解決設(shè)想：在電路系統(tǒng)功能性設(shè)計時，增加入使其能方便測試的設(shè)計。目標：a. 降低可測試性設(shè)計所產(chǎn)生的延時、面積、功耗和引腳等開銷；b. 提高故障檢測覆蓋率； > 有效檢測電路中的故障，達到85%以上為好。c. 在合理時間內(nèi)產(chǎn)生故障的測試矢量或序列； d. 測試的施加。

20、 > 指電路與ATE的連接問題。73、簡述可測試性設(shè)計的基本思想。并請說明何謂可控性，何謂可觀性？ 可測試性設(shè)計的基本思想 主要針對測試矢量產(chǎn)生與施加。 > 把電路有效分塊，因為產(chǎn)生電路測試矢量集的時間與電路輸入端的三次方成正比。 > 有效提高電路的可控性和可觀性，這與電路的可測性有直接關(guān)系。a. 可控性（CY）：由原始輸入信號來控制電路內(nèi)部某個節(jié)點的電平值，以便激活故障和控制敏化通路上的其它控制信號。b. 可觀性（OY）：要建立一條故障敏化通路，使故障能傳輸?shù)娇杉拜敵龆耍构收闲盘柲鼙挥^察。74、常用的集成電路可測試性設(shè)計有哪些？ a. 級聯(lián)模塊的可測試性設(shè)計b. 并聯(lián)模塊的可測試性設(shè)計> 盡量采用同步邏輯電路> 采用有置位或復(fù)位端觸發(fā)器以便將芯片置于確定的狀態(tài)>