選選通器verilog代碼_第1頁
選選通器verilog代碼_第2頁
選選通器verilog代碼_第3頁
全文預(yù)覽已結(jié)束

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、3 實驗3 3.1 實驗內(nèi)容題目：設(shè)計一個1位的四選一多路選擇器要求：1.使用二選一多路選擇器模塊進(jìn)行搭建 2. 出現(xiàn)正確的仿真波形，無需板子上驗證。3.2 實驗步驟1. 系統(tǒng)設(shè)計利用3個2選1選通器搭建4選1一位選通器。利用第二題中已編寫好的2選1選通器，在新編寫的4選1中實例化三個子模塊實現(xiàn)。設(shè)計原理圖如下：2. 重要源代碼及注釋4選1：module mux4to1(a,b,c,d,s1,s2,out);input wire a,b,c,d;input wire s1,s2;output wire out;wire out1,out2;mux2to1 f1(.a(a),.b(b),.sel

2、(s1),.out(out1);mux2to1 f2(.a(c),.b(d),.sel(s1),.out(out2);mux2to1 f3(.a(out1),.b(out2),.sel(s2),.out(out);endmodule子模塊2選1：module mux2to1(a,b,sel,out );input a,b,sel;output out;wire out;assign out=sel?a:b;endmodule3.3 結(jié)果分析1 Testbench代碼module test();reg a,b,c,d,s1,s2;wire out;mux4to1 U0(.a(a),.b(b),.c(c),.d(d),.s1(s1),.s2(s2),.out(out);initial begin a=0;b=0;c=0;d=0;s1=0;s2=0;endalwaysfork#10 a=1; #20 a=0;#15 b=1; #10 b=0;#5 c=1; #10 c=0;#30 d=1; #20 d=0;#5 s1=0; #10 s1=1;#10 s2=1; #20 s2=0;joinendmodule2 仿真波形圖3 說明S1S2對應(yīng)輸出：00d;01b;10c;11a;010ns: s1s2為00,out=d;1020ns: s1s2

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論