半導(dǎo)體集成電路設(shè)計-復(fù)習(xí)大綱

1、精選優(yōu)質(zhì)文檔-傾情為你奉上復(fù)習(xí)大綱1-4章：1、 雙極集成電路工藝的隔離方法；2、 隱埋層雜質(zhì)的選擇原則；3、 外延層厚度包括哪幾個部分，公式里的四項分別指什么？4、 雙極集成電路工藝中的七次光刻和四次擴(kuò)散分別指什么？5、 雙極集成電路工藝中的雙極晶體管的四層三結(jié)結(jié)構(gòu)6、 集成和分立的雙極型晶體管結(jié)構(gòu)上有何區(qū)別？7、 基區(qū)擴(kuò)散電阻的修正方式； 8、 擴(kuò)散電阻最小條寬的確定原則；基區(qū)擴(kuò)散電阻最小寬度受限的因素及其最小寬度？9、 Al的方塊電阻是0.05/，多晶硅的方塊電阻是30/。線寬是8m，長度是10m，試計算上述兩種材料構(gòu)成的電阻阻值10、 SBD與普通二極管的相比，有哪些特點？11、 集成

2、電阻器和電容器的優(yōu)缺點；12、 集成NPN晶體管中的寄生電容 13、 橫向PNP管的特點；14、 橫向PNP管的直流電流放大倍數(shù)小的原因；P31-3415、 減小NPN晶體管中的集電極串聯(lián)電阻rCS的方法；16、 襯底PNP的特點；17、 集成二極管中最常用的是哪兩種，具體什么特點？18、 SCT的工作特點？19、 MOS集成電路工藝中提高場開啟電壓的方法？P4620、 溝道長度調(diào)制效應(yīng)21、 器件的亞閾值特性22、 四管單元五管單元六管單元是演變的？23、 六管單元TTL與非門電路與五管單元相比，有哪些優(yōu)點？若將它改造成STTL電路，哪些晶體管要加肖特基勢壘二極管？7-10章、12、13、1

3、7章：1. CMOS靜態(tài)反相器的主要類型？2. CMOS反相器設(shè)計采用兩種準(zhǔn)則：對稱波形設(shè)計準(zhǔn)則；準(zhǔn)對稱波形準(zhǔn)則。3. 自舉反相器電路，自舉反相器的工作原理4. 飽和E/E自舉反相器的輸出高電平比電源電壓低一個開啟電壓；耗盡負(fù)載反相器，負(fù)載管為耗盡型MOSFET，其柵源短接。5. 有比反相器和無比反相器6. 在CMOS電路中，負(fù)載電容CL的充電和放電時間限制了門的開關(guān)速度。分析CMOS反相器中負(fù)載電容CL7. 什么是導(dǎo)電因子，其值是多少？8. CMOS反相器三個工作區(qū)之間的關(guān)系9. CMOS反相器的上升和下降時間，如何使其基本相等？10. CMOS反相器功耗的組成？CMOS反相器的動態(tài)功耗為：

4、輸出端負(fù)載電容充放電功耗；消耗的平均功率跟電路中的電容充放電所需能量成正比，和開關(guān)頻率成正比，和電源電壓的平方成正比11. 噪聲容限是指與輸入輸出特性密切相關(guān)的參數(shù).通常用低噪聲容限和高噪聲容限來確定12. 器件尺寸可以減小寄生電容和溝道長度，從而改善電路的性能和集成度。MOS器件尺寸縮小后，會引入一系列的端溝道和窄溝道效應(yīng)。MOS器件“按比例縮小”的理論是建立在器件中的電場遷都和形狀在器件尺寸縮小后保持不變的基礎(chǔ)之上，稱為恒定電廠理論，簡稱CE理論。13. 考慮一個電阻負(fù)載反相器電路：VDD=5V，KN=20uA/V2 ，VT0=0.8V，RL=200K，W/L=2。計算VTC曲線上的臨界電

5、壓值（VOL、VOH、VIL、VIH）及電路的噪聲容限，并評價該直流反相器的設(shè)計質(zhì)量。解：KN=KN(W/L)=40uA/V2 KNRL=8V-1VinVT0時，驅(qū)動管截止，Vout= VOH= VDD=5VVOL=VDD-VT0+1/KNRL-=0.147VVIL= VT0+1/KNRL=0.925VVIH=VT0+-1/KNRL=1.97VVNML=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V VNML過小，會導(dǎo)致識別輸入信號時發(fā)生錯誤。為得到較好的抗噪聲性能，較低的信號噪聲容限應(yīng)至少為VDD的1/4，即VDD=5V時取1.25V。14. NMOS或非門、與非門電路結(jié)構(gòu)

6、15. VDD=5V，KN=30uA/V2 ，VT0=1V，設(shè)計一個VOL=0.2V的電阻負(fù)載反相器電路，并確定滿足VOL條件時的負(fù)載電阻RL的阻值。W/L=216. 設(shè)計一個VOL=0.6V的電阻負(fù)載反相器，增強(qiáng)型驅(qū)動晶體管VT0=1V， VDD=5V；1）求VIL和VIH2）求噪聲容限VNML和VNMH17. NMOS組合邏輯電路的結(jié)構(gòu)18. CMOS邏輯門電路結(jié)構(gòu)19. 畫出F=的CMOS組合邏輯門電路。AABBDDCCVDDF20. 第160頁表8.121. 動態(tài)門電路解決電荷再分配的方法22. 動態(tài)CMOS邏輯與鐘控CMOS邏輯的異同、優(yōu)缺點？都有求值階段、保持階段動態(tài)CMOS邏輯的

7、電荷再分配問題，鐘控CMOS邏輯不存在這一問題23. MOS管的串聯(lián)和并聯(lián)的上升和下降時間24. 傳輸門電路主要類型25. RS觸發(fā)器工作原理26. 課后習(xí)題8.4和8.527. 多路開關(guān)的邏輯功能及其表達(dá)式28. 存儲器的單元陣列29. 存儲器的分類及組成30. 掩膜編程ROM工作原理31. 現(xiàn)成可編程ROM分類及其結(jié)構(gòu)32. 各類MOS單級放大電路的特點33. 精密匹配電流鏡能達(dá)到精密匹配是由于采用以下幾個措施：增加了T3射隨器緩沖，改善了IB引入的電流傳輸差；利用R1=R2的負(fù)反饋，減小VBE引入的電流差；為抵消IB3的影響，在T2的集電極增加射極跟隨器T4，利用T4的,抵消IB3，進(jìn)一

8、步提高了Ir和Io的對稱性34. 電流鏡鏡像電流的計算35. 采用有源負(fù)載的放大器的優(yōu)點？ 有源負(fù)載的交流阻抗rAC很大，所以使每級放大器的電壓增益AV提高。因而可以減少放大器的級數(shù)。簡化頻率補(bǔ)償；有源負(fù)載的直流電阻RDC很小，所以為獲得高的電壓增益AV不需要很高的電源電壓，因而有源負(fù)載放大器可以在低壓、小電流下工作；運(yùn)放采用有源負(fù)載差分輸入級，可不需要額外原件，即可實現(xiàn)“單端化”36. 集成運(yùn)放有四部分組成：差分輸入級、中間增益級、推挽輸出級和各級的偏置電路37. 模擬集成電路對輸出級的要求主要是：輸出電壓或輸出電流幅度大，能向負(fù)載輸出規(guī)定數(shù)量的功率，而且靜態(tài)功耗??；輸入阻抗高、輸出阻抗低，

9、在前級放大器和外接負(fù)載間進(jìn)行隔離；能滿足頻率響應(yīng)的要求；具有過載和短路保護(hù)38. 集成運(yùn)放的版圖設(shè)計過程與數(shù)字集成電路一樣，也分為幾個步驟：1劃分隔離區(qū)；2元器件圖形和尺寸設(shè)計（晶體管的圖形尺寸；電阻的設(shè)計；電容的設(shè)計）；3布局和布線（力求原件排列緊湊減小寄生效應(yīng)影響；對要求對稱的元件盡量對稱；采用熱設(shè)計的方法；引出端的排列應(yīng)與通用運(yùn)算放大器的統(tǒng)一標(biāo)準(zhǔn)一致）39. 集成電路設(shè)計包括邏輯設(shè)計、電路設(shè)計、版圖設(shè)計和工藝設(shè)計。通常有兩種設(shè)計途徑：正想設(shè)計和逆向設(shè)計。I正向設(shè)計流程：根據(jù)功能要求進(jìn)行系統(tǒng)設(shè)計（畫出框圖）；劃分成子系統(tǒng)進(jìn)行邏輯設(shè)計；有邏輯圖或功能塊功能要求進(jìn)行電路設(shè)計；由電路圖設(shè)計版圖，

10、根據(jù)電路及現(xiàn)有工藝條件，經(jīng)模擬驗證再繪制總圖；工藝設(shè)計，如原材料選擇，設(shè)計工藝參數(shù)，工藝方案，確定工藝條件，工藝流程；II逆向設(shè)計：提取橫向尺寸；提取縱向尺寸；測試產(chǎn)品的電學(xué)參數(shù)；40. 圖中一個主從RS觸發(fā)器的邏輯圖，要求：（1）分析觸發(fā)器的工作原理，它是高電平觸發(fā)，還是低電平觸發(fā)。（2）用合適的符號（S、R和）標(biāo)示置1端和置0端。41. 二輸入的E/D NMOS或非的電路參數(shù)為：VTD-3V，VTE1V，kD=kE=25A/V2，試計算最壞情況的VOL和最好情況的的VOL值。37. 在電路中往往最后一個門電路要去驅(qū)動大的負(fù)載，若用一個簡單的級聯(lián)反相器的組合驅(qū)動，則可以定義一個級間比值，這個比值就是