常見電子類硬件筆試題整理(含答案)資料復(fù)習(xí)過程

1、模擬電路1、基爾霍夫定理的內(nèi)容是什么？ 基爾霍夫定律包括電流定律和電壓定律 電流定律：在集總電路中，任何時刻，對任一節(jié)點(diǎn)，所有流出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零。 電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。2、描述反饋電路的概念，列舉他們的應(yīng)用。 反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。 反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴(kuò)展 放大器的通頻帶，自動調(diào)節(jié)作用。電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持

2、恒定。 電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。3、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源組件R、L和C組成有源濾波器：集成運(yùn)放和R、 C 組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。 但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？ 同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時 鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與

3、時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈 沖同步，而其它的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。2 、什么是 " 線與 " 邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 將兩個門電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線與。在硬件上，要用 OC 門來實(shí)現(xiàn)，同時在輸出端口加一個上拉電阻。由于不用 OC 門可能使灌電流過大，而燒壞邏輯門。3、解釋 setup 和 hold time violation ，畫圖說明，并說明解決辦法。 （威盛 VIA2003.11.06 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)

4、器的時鐘信號上升沿到來以 前，數(shù)據(jù)穩(wěn)定不變的時間。 輸入信號應(yīng)提前時鐘上升沿 （如上升沿有效） T 時間到達(dá)芯片， 這個 T 就是建立時間 -Setup time. 如不滿足 setup time, 這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā) 器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間 （Setup Time） 和保持時間（ Hold time ）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保 持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號

5、在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和 保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。4 、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。 產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。5 、名詞： SRAM 、 SSRAM 、 SDRAM SRAM ：靜態(tài) RAMDRAM ：動態(tài) RAMSSRAM ： SynchronousStatic Random Access Memory 同步靜態(tài)隨機(jī)訪問存儲器。它的一

6、種類型的SRAM 。SSRAM 的所有訪問都在時鐘的上升 / 下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關(guān)。這一點(diǎn)與異步SRAM 不同，異步 SRAM 的訪問獨(dú)立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM ： Synchronous DRAM同步動態(tài)隨機(jī)存儲器6、 FPGA 和 ASIC 的概念，他們的區(qū)別。 （未知）答案： FPGA 是可編程 ASIC 。ASIC: 專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計(jì)和制造的。根據(jù)一個用戶的特定要求，能以低 研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它 ASIC（Application Sp

7、ecific IC）相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時在線檢驗(yàn)等 優(yōu)點(diǎn)。7 、什么叫做 OTP 片、掩膜片，兩者的區(qū)別何在？ OTP means one time program ，一次性編程 MTP means multi time program，多次性編程OTP（One Time Program）是 MCU 的一種存儲器類型MCU按其存儲器類型可分為 MASK（掩模）ROM、OTP（ 次性可編程）ROM、FLASHROM 等類型。 MASKROM 的 MCU 價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應(yīng)用場合； F

8、ALSHROM 的 MCU 程序可以反復(fù)擦寫，靈活性很強(qiáng)，但價格較高，適合對價格不敏感的應(yīng)用場合或做開發(fā)用途； OTP ROM 的 MCU 價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng) 用場合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。8 、單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么？首先應(yīng)該確認(rèn)電源電壓是否正常。 用電壓表測量接地引腳跟電源引腳之間的電壓， 看是否是電源電壓， 例如常用的 5V 。 接下來就是檢查復(fù)位引腳電壓是否正常。分別測量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該

9、使用示波器探頭的“ X10'檔。另一個辦法是測量復(fù)位狀態(tài)下的 IO 口電平，按住復(fù)位鍵不放，然后測量 IO 口（沒接外部上拉的 P0 口除外）的電壓，看是否是 高電平，如果不是高電平，則多半是因?yàn)榫д駴]有起振。另外還要注意的地方是，如果使用片內(nèi) ROM 的話（大部分情況下如此，現(xiàn)在已經(jīng)很少有用外部擴(kuò)ROM 的了），一定要將 EA 引腳拉高，否則會出現(xiàn)程序亂跑的情況。有時用仿真器可以，而燒入片子不行，往往是因?yàn)镋A 引腳沒拉高的緣故（當(dāng)然，晶振沒起振也是原因只一） 。經(jīng)過上面幾點(diǎn)的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時是 因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的電源引腳跟地引腳之間

10、接上一個0.1uF 的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如 220uF 的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試（越靠近芯片越 好）。數(shù)字電路1 、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 電路設(shè)計(jì)可分類為同步電路和異步電路設(shè)計(jì)。同步電路利用時鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時鐘脈 沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點(diǎn)- 無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模

11、塊性、可組合和可復(fù)用性- 因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而 Intel Pentium 4 處理器設(shè)計(jì)，也開始采用異步電路設(shè)計(jì)。異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時 鐘信號都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路（寄存器和各種觸發(fā)器 ）和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀 態(tài)變化都是在時鐘的上升沿 （或下降沿 ）完成的。3、什么是 "線與 "邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（

12、漢王筆試） 線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 oc 門來實(shí)現(xiàn)（漏極或者集電極開路），由于不用 oc 門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應(yīng)加一個上拉電阻。（線或則是下拉電阻）4、什么是 Setup 和 Holdup 時間？（漢王筆試）5、setup 和 holdup 時間,區(qū)別 . （南山之橋）6、解釋 setup time 和 hold time 的定義和在時鐘信號延遲時的變化。（未知）7、解釋 setup 和 hold time violation ，畫圖說明，并說明解決辦法。（威盛 VIA 2003.11.06 上海筆試試題） Setup/hold

13、time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以 前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效） T 時間到達(dá)芯片，這個 T 就是建立時間 -Setup time. 如不滿足 setup time, 這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā) 器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果 hold time 不夠，數(shù)據(jù)同樣不能被 打入觸發(fā)器。建立時間 （Setup Time） 和保持時間（ Hold time ）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間

14、。保持 時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability 的情況。 如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微電子）9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。 如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的

15、消去項(xiàng)，二是在芯片外部加電 容。10、 你知道那些常用邏輯電平？TTL與COM電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V, 5V, 3.3V ； TTL和CMO不可以直接互連，由于 TTL是在0.3-3.6V 之間，而 CMOSSU是有在12V 的有在5V的。CMO輸出接到TTL是可以直接互連。TTL接到CMOS!要在輸出端口加一上拉電阻接到5V或者12V。emos 的高低電平分別為：Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VD為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vo

16、l<=0.4v.用 cmos可直接驅(qū)動 ttl; 加上拉后,ttl 可驅(qū)動 emos.11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時,既無法預(yù)測該單元 的輸出電平,也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或 者可能處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：1 降低系統(tǒng)時鐘2 用反應(yīng)更快的 FF3 引入同步機(jī)制,防止亞穩(wěn)態(tài)傳播4 改善時鐘質(zhì)量,用邊沿變化快速的時鐘信號 關(guān)鍵是器件使用比較好的工藝和時鐘周期的裕量要大。

17、12、IC 設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）同步復(fù)位在時鐘沿采復(fù)位信號,完成復(fù)位動作。異步復(fù)位不管時鐘,只要復(fù)位信號滿足條件,就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高,不能有毛刺,如果其與時鐘關(guān)系不確定,也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOOR與MEELEY狀態(tài)機(jī)的特征。（南山之橋）Moo re 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān) , 且只在時鐘邊沿到來時才會有狀態(tài)變化 . Mealy 狀態(tài)機(jī)的輸出不 僅與當(dāng)前狀態(tài)值有關(guān) , 而且與當(dāng)前輸入值有關(guān) , 這手信號等?？鐣r域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1 中的一個信號，要送到時鐘域2，那么在這個信號不同的時鐘域之間信號通

18、信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造FIFO,雙口 RAM 握成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用d 觸發(fā)器， 其時鐘為送到時鐘域 2之前，要先經(jīng)過時鐘域 2 的同步器同步后， 才能進(jìn)入時鐘域 2。這個同步器就是兩級時鐘域 2 的時鐘。這樣做是怕時鐘域 1 中的這個信號，可能不滿足時鐘域 2 中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)， 因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當(dāng)同步的是地址時，一般該地

19、址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。15、給了 reg 的 setup,hold 時間，求中間組合邏輯的 delay 范圍。（飛利浦大唐筆試）Delay < period - setup - hold16、 時鐘周期為T,觸發(fā)器D1的寄存器到輸出時間最大為T1max最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器 D2的建立時間T3和保持時間應(yīng)滿足什么條件。（華為）T3se

20、tup>T+T2max,T3hold>T1min+T2min17、 給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q, 還有 clock 的 delay, 寫出決定最大時鐘的因素，同時給 出表達(dá)式。（威盛 VIA 2003.11.06 上海筆試試題）T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay;18、 說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題） 靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計(jì)算信號在這些路徑上的傳播延

21、時，檢查 信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計(jì)進(jìn)行全面的時序功能 檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證 中。動態(tài)時序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分 析中，無法暴露一些路徑上可能存在的時序問題；19、 一個四級的 Mux,其中第二級信號為關(guān)鍵信號如何改善timing。（威盛VIA2003.11.06 上海筆試試題） 關(guān)鍵

22、：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（未知）22、 卡諾圖寫出邏輯表達(dá)使。（威盛VIA 2003.11.06 上海筆試試題）23、化簡 F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15）的和。（威盛）卡諾圖化簡：一般是四輸入，記住 00 01 11 10 順序，0 1 3 24 5 7 612 13 15 148

23、9 11 1024、please show the CMOSinverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve （Vout-Vin） And also explain theoperation region of PMOS and NMOS for each segment of the transfercurve? （威盛筆試題 circuit design-beijing-03.11.09）25、To design a CMOS invertor with bal

24、ance rise and fall time,please define the ration of channel widthof PMOS and NMOS and explain?26、 為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大 P 管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等27、用 mos 管搭出一個二輸入與非門。（揚(yáng)智電子筆試）28、please draw the transistor

25、 level schematic of a cmos 2 input ANDgate and explain which input has faster response for output rising edge.（less delay time） 。（威盛筆試題 circuit design-beijing-03.11.09 ）29、 畫出NOT,NAND,N0的符號，真值表，還有 transistorlevel的電路。（Infineon 筆試）30、 畫出CMOS勺圖，畫出tow-to-one mux gate 。（威盛 VIA 2003.11.06 上海筆試試題）31、用一個二選一

26、 mux和一個inv實(shí)現(xiàn)異或。（飛利浦大唐筆試）input a,b; output c;assign c=a?（b）:（b）;32、畫出Y=A*B+C的cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦大唐筆試）34、畫出CMO電路的晶體管級電路圖，實(shí)現(xiàn) Y=A*B+C（D+E）°（仕蘭微電子） 以上均為畫COMSI路圖，實(shí)現(xiàn)一給定的邏輯表達(dá)式，。35、利用 4 選 1 實(shí)現(xiàn) F（x,y,z）=xz+yz' 。（未知）x,y 作為 4 選 1 的數(shù)據(jù)選擇輸入，四個數(shù)據(jù)輸入端分別是 z 或者 z 的反相， 0， 136、給一個表達(dá)式 f=xxxx+

27、xxxx+xxxxx+xxxx 用最少數(shù)量的與非門實(shí)現(xiàn) （實(shí)際上就是化 化成最小項(xiàng)之和的形式后根據(jù) （A*B）*（ （C*D）=AB+CD37、給出一個簡單的由多個 N0T,NAND,NOR成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（Infineon筆 試）思路：得出邏輯表達(dá)式，然后根據(jù)輸入計(jì)算輸出38、 為了實(shí)現(xiàn)邏輯 （A XO RB）O R（CA N DD） ，請選用以下邏輯中的一種， 并說明為什么？ 1）INV2 ） AND 3 ） OR 4 ） NAND 5 ） NOR 6 ） XOR答案：NAN（未知）39、用與非門等設(shè)計(jì)全加法器。（華為）40、給出兩個門電路讓你分析異同。（華為）41、

28、用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時，輸出B波形為（仕蘭微電子）寫邏輯表達(dá)式，然后化簡42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是 F （也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1,否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。（未知）寫邏輯表達(dá)式，然后化簡43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試）easy44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚(yáng)智電子筆試）45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）46、畫出DFF的結(jié)構(gòu)圖，用verilog 實(shí)現(xiàn)之。（威盛）47、畫出一種CMO的 D鎖存器的電路圖和版圖。（未知）48、D觸發(fā)器

29、和D鎖存器的區(qū)別。（新太硬件面試）49、簡述 latch 和 filp-flop 的異同。（未知）50、LATCH和 DFF的概念和區(qū)別。（未知）51、 latch與register 的區(qū)別，為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。（南山之 橋）latch 是電平觸發(fā)， register 是邊沿觸發(fā)， register 在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計(jì) 思想，而 latch 則屬于異步電路設(shè)計(jì)，往往會導(dǎo)致時序分析困難，不適當(dāng)?shù)膽?yīng)用 latch 則會大量浪費(fèi)芯 片資源。52、用D觸發(fā)器做個二分頻的電路.又問什么是狀態(tài)圖。（華為）53、請畫出用D觸發(fā)器實(shí)現(xiàn)2倍

30、分頻的邏輯電路？（漢王筆試）分頻？54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 直接D觸發(fā)器Q反相輸出接到數(shù)據(jù)輸入55、How many flip-flop circuits are needed to divide by 16? （Intel） 1656、用 filp-flop和 logic-gate 設(shè)計(jì)一個 1 位加法器， 輸入 carryin 和 current-stage ，輸出 carryout和 next-stage.57、用D觸發(fā)器做個4進(jìn)制的計(jì)數(shù)。（華為）58、實(shí)現(xiàn) N 位 Johnson Counter,N=5 。（南山之橋）59、 用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個

31、可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器， 15進(jìn)制的呢？ （仕蘭微電子）60、數(shù)字電路設(shè)計(jì)當(dāng)然必問 Verilog/VHDL ，如設(shè)計(jì)計(jì)數(shù)器。（未知）61、BLOCKING NONBLOCKI賦值的區(qū)別。（南山之橋） 非阻塞賦值：塊內(nèi)的賦值語句同時賦值，一般用在時序電路描述中 阻塞賦值：完成該賦值語句后才能做下一句的操作，一般用在組合邏輯描述中62、寫異步 D 觸發(fā)器的 verilog module 。（揚(yáng)智電子筆試） module dff8（clk , reset, d, q）;inputclk;inputreset;input 7:0 d;output 7:0 q;reg 7:0 q;always

32、（posedge clk or posedge reset） if（reset）q <= 0;else q <= d;endmodule63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？（漢王筆試） module divide2（ clk , clk_o, reset）;inputclk , reset;outputclk_o;wire in;reg out ;always （ posedge clk or posedge reset） if （ reset） out <= 0;elseout <= in;assign in = out; assign clk_o =

33、out;endmodule64、 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：a） 你所知道的可編程邏輯器 件有哪些？ b）試用VHDL或VERILOG ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，GAL，PLD，CPLD，F(xiàn)PGA。module dff8（clk , reset, d, q）;inputclk;inputreset;input7:0doutput7:0 q; reg7:0 q;always (posedge clk or posedge reset)/ 異步復(fù)位，高電平有效 if(reset)q <= 0;elseq <= d;endmodule65、

34、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）66、用VERILOGE VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知）67、 用VERILOGE VHDL寫一段代碼，實(shí)現(xiàn)消除一個 glitch。（未知）68、一個狀態(tài)機(jī)的題目用 verilog 實(shí)現(xiàn)（不過這個狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解的）。（威盛 VIA 2003.11.06 上海筆試試題）69、描述一個交通信號燈的設(shè)計(jì)。（仕蘭微電子）70、畫狀態(tài)機(jī)，接受 1， 2， 5分錢的賣報機(jī)，每份報紙 5分錢。（揚(yáng)智電子筆試）71、 設(shè)計(jì)一個自動售貨機(jī)系統(tǒng)，賣 soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。（1）畫出fsm （有限

35、狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的要求。（未知）72、設(shè)計(jì)一個自動飲料售賣機(jī)，飲料 10分錢，硬幣有 5分和 10分兩種，并考慮找零：（ 1）畫出 fsm （有限狀態(tài)機(jī)）；（ 2）用 verilog 編程，語法要符合 fpga 設(shè)計(jì)的要求；（ 3）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程。（未知）73、畫出可以檢測 10010串的狀態(tài)圖 ,并 verilog 實(shí)現(xiàn)之。（威盛）74、 用FSM實(shí)現(xiàn)101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如 a： b： 請畫出 state machine ; 請用 R

36、TL描述其 state machine。（未知）75、 用 verilog/vddl檢測 stream 中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大唐筆試）76、用 verilog/vhdl 寫一個 fifo 控制器（包括空，滿，半滿信號 ）。 （飛利浦大唐筆試）regN-1:0 memory0:M 1;定義FIFO為N位字長容量 M八個always模塊實(shí)現(xiàn)，兩個用于讀寫FIFO, 兩個用于產(chǎn)生頭地址head和尾地址tail ，一個產(chǎn)生counter計(jì)數(shù)，剩下三個根據(jù)counter的值產(chǎn)生空， 滿，半滿信號產(chǎn)生空，滿，半滿信號77、 現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能

37、：y=lnx，其中，x為4位二進(jìn)制 整數(shù)輸入信號。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為 35v假設(shè)公司接到該項(xiàng)目后，交 由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。（仕蘭微電子）78、sram，flash memory，及dram的區(qū)別？（新太硬件面試）sram：靜態(tài)隨機(jī)存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM需要不停的REFRESH制造成本較高，通常用來作為快取 （CACHE） 記憶體使用 flash ：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失dram：動態(tài)隨機(jī)存儲器，必須不斷的重新的加強(qiáng) （REFRESHED電位差量，否則電位差將降低至無法有足 夠的

38、能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使用。79、給出單管DRA啲原理圖（西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官 205頁圖914b），問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫度，增大電容存 儲容量）（ Infineon 筆試）80、 Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes canstore data and which node is word line co

39、ntrol? （威盛筆試題 circuit design-beijing-03.11.09）81、名詞 :sram,ssram,sdram 名詞 IRQ,BIOS,USB,VHDL,SDRIRQ:Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate壓控振蕩器的英文縮寫 （VCO）。 動態(tài)隨機(jī)存儲器的英文縮寫 （DRAM。）名詞解釋，比如 PCI、ECC、 DDR、interrupt

40、 、pipeline 、IRQ,BIOS,USB,VHDL,VLSI VCC壓控振蕩器）RAM （動態(tài)隨機(jī)存儲器）,FIR IIR DFT（離散傅立葉變換 ） 或者是中文的，比如： a. 量化誤差 b. 直方圖 c. 白平衡PC I：Peripheral Component Interconnect（PCI），DDR：DoubleDataRateEC C： Error Checking and Correcting模擬電路（基本概念和知識總攬）1、基本放大電路種類 （電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器） ，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的 原因。2、 負(fù)反饋種類 （電壓并聯(lián)反饋，電流串聯(lián)反饋，