用VHDL程序設(shè)計(jì)一個(gè)十六進(jìn)制計(jì)數(shù)器_第1頁(yè)
用VHDL程序設(shè)計(jì)一個(gè)十六進(jìn)制計(jì)數(shù)器_第2頁(yè)
用VHDL程序設(shè)計(jì)一個(gè)十六進(jìn)制計(jì)數(shù)器_第3頁(yè)
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1、用VHDLg序設(shè)計(jì)一個(gè)帶有計(jì)數(shù)使能(ENA和清零(CLR的十六進(jìn)制計(jì)數(shù)器要求：設(shè)計(jì)思想、源程序、RTL圖、波形圖源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_SIGNED.all;USEIEEE.STD_LOGIC_ARITH.all;ENTITYCNT16ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDCNT16;ARCHITECTUREONEOFCNT16ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)BEGINIFCLR=1THENCQI=0000;ELSIFCLKEVENTANDCLK=1THEN-檢測(cè)時(shí)鐘信號(hào)的高電平IFENA=1THENIFCQI=1111THENCQI=0000;CARRY_OUT=1;ELSECQI=CQI+1;CARRY_OUT=0;ENDIF;ENDIF;ENDIF;ENDPROCESS;C

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