VHDL音樂播放器

1、洛陽(yáng)理工學(xué)院課程設(shè)計(jì)報(bào)告課程名稱 EDA技術(shù)與VHDL設(shè)計(jì)題目音樂播放器的設(shè)計(jì)與仿真專業(yè)通信工程班級(jí) B1105學(xué) 號(hào) B1105姓 名完成日期2014年12月22日刖百隨著科學(xué)技術(shù)的進(jìn)步，電子器件和電子系統(tǒng)設(shè)計(jì)方法日新月異，電子設(shè)計(jì)自 動(dòng)化(ElectronicsDesign Automation , EDA技術(shù)正是適應(yīng)了現(xiàn)代電子產(chǎn)品設(shè)計(jì)的要求，吸收了多學(xué)科最新成果而形成的一門新技術(shù)?，F(xiàn)如今掌握EDAK術(shù) 是電子信息類專業(yè)的學(xué)生、工程技術(shù)人員所必備的基本能力和技能。傳統(tǒng)電子電路的設(shè)計(jì)，首先要對(duì)系統(tǒng)進(jìn)行分析，然后按功能對(duì)系統(tǒng)進(jìn)行劃分， 接下來(lái)就要選擇特定芯片，焊接成PCBfe路板，最后對(duì)成品P

2、CB電路板進(jìn)行調(diào)試。 這樣的設(shè)計(jì)沒有靈活性可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大， 而且對(duì)于 電路圖的設(shè)計(jì)和電路板的設(shè)計(jì)都需要很大的工作量，工作難度也很高。隨著可編程器件和ED儆術(shù)的發(fā)展，傳統(tǒng)設(shè)計(jì)的劣勢(shì)被克服，采用可編程邏輯器件基于芯 片的設(shè)計(jì)方法，期間的內(nèi)部邏輯和引腳可以由設(shè)計(jì)者自行決定，提高了設(shè)計(jì)的靈活性和工作效率；同時(shí)，將系統(tǒng)集成在一個(gè)芯片上的設(shè)計(jì)，使系統(tǒng)具有體積小、 功耗低、可靠性高等特點(diǎn)。EDAK術(shù)即電子設(shè)計(jì)自動(dòng)化技術(shù)，它是以可編程邏輯器件(PLD)為載體，以硬 件描述語(yǔ)言(HDL)為主要的描述方式，以EDA軟件為主要的開發(fā)軟件的電子設(shè)計(jì) 過程。它主要采用“自頂向下”的設(shè)計(jì)方法，設(shè)

3、計(jì)流程主要包括：設(shè)計(jì)輸入、綜 合、仿真、適配、下載。EDAK術(shù)主要有以下特征：(1)高層綜合的理論和方法取得進(jìn)展，從而將 EDAS計(jì)層次由RT級(jí)提高到 了系統(tǒng)級(jí)，并推出了系統(tǒng)級(jí)綜合優(yōu)化工具，縮短了復(fù)雜ASIC的設(shè)計(jì)周期。(2)采用硬件描述語(yǔ)言來(lái)描述10萬(wàn)門以上的設(shè)計(jì)，并形成了VHDL和Verilog-HDL兩種標(biāo)準(zhǔn)硬件描述語(yǔ)言。(3)采用平面規(guī)劃技術(shù)對(duì)邏輯綜合和物理版圖設(shè)計(jì)聯(lián)合管理，做到在邏輯 設(shè)計(jì)綜合早期階段就考慮到物理設(shè)計(jì)信息的影響。(4)可測(cè)性綜合設(shè)計(jì)。(5)為帶有嵌入式IP核的ASIC設(shè)計(jì)提供軟、硬件協(xié)同設(shè)計(jì)工具。(6)建立并設(shè)計(jì)工具框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境，以適應(yīng)當(dāng)今ASIC規(guī)模大而

4、復(fù)雜、數(shù)字與模擬電路并存、硬件與軟件設(shè)計(jì)并存、產(chǎn)品上市速度快等特點(diǎn)?？偠灾?，EDAJJ術(shù)的出現(xiàn)，給電子信息產(chǎn)業(yè)帶來(lái)了革命性的變革。.設(shè)計(jì)任務(wù)及要求本次課程設(shè)計(jì)要求使用ED'具，設(shè)計(jì)實(shí)現(xiàn)簡(jiǎn)易音樂播放器，理解音名與頻 率的關(guān)系及數(shù)控分頻原理，經(jīng)過對(duì)整體進(jìn)行模塊化分析、編程、綜合、仿真及最 終下載，完整實(shí)現(xiàn)簡(jiǎn)易音樂器的播放功能。用VHDLS言設(shè)計(jì)樂音的節(jié)拍與音符產(chǎn)生電路；用 VHDLS言設(shè)計(jì)分頻系數(shù)、 音符顯示數(shù)據(jù)產(chǎn)生電路；用 VHD印言設(shè)計(jì)可控分頻器電路；理解簡(jiǎn)易音樂播放 器總體設(shè)計(jì)方案。掌握基本的VHD皚言；理解音樂播放電品&設(shè)計(jì)方案。掌握用 VHDL®言設(shè)計(jì) 節(jié)拍與

5、音符產(chǎn)生電路；掌握用VHD印言設(shè)計(jì)分頻系數(shù)、音符顯示數(shù)據(jù)產(chǎn)生電路； 掌握用VHD印言設(shè)計(jì)可控分頻器電路。設(shè)計(jì)結(jié)果：原理圖與原程序、電路仿真 圖、能在實(shí)訓(xùn)系統(tǒng)上播放悅耳動(dòng)聽的音樂。二.設(shè)計(jì)實(shí)現(xiàn)2.1 準(zhǔn)備知識(shí)在本次設(shè)計(jì)中采用了梁祝 茉莉花 蟲兒飛作為要播放的樂曲， 根據(jù)聲樂知識(shí)，組成樂曲的每個(gè)音符的發(fā)音頻率值及其持續(xù)的時(shí)間是樂曲能連續(xù) 演奏所需的兩個(gè)基本要素，獲取這兩個(gè)要素所對(duì)應(yīng)的數(shù)值以及通過純硬件的手段 來(lái)利用這些數(shù)值實(shí)現(xiàn)所希望樂曲的演奏效果是本實(shí)驗(yàn)的關(guān)鍵。該演奏電路演奏的樂曲是“梁祝”片段，其最小的節(jié)拍為 1拍。將1拍的時(shí) 長(zhǎng)定為0.25秒，則只需要再提供一個(gè)4Hz的時(shí)鐘頻率即可產(chǎn)生1拍的時(shí)

6、長(zhǎng)，演 奏的時(shí)間控制通過ROMS表的方式來(lái)完成。對(duì)于占用時(shí)間較長(zhǎng)的節(jié)拍，如全音符 為4拍（重復(fù)4）, 2/4音符為2拍（重復(fù)2）, 1/4音符為1拍（重復(fù)1）。由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將得到的分頻 數(shù)四舍五入取整。若基準(zhǔn)頻率過低，則由于分頻系數(shù)過小，四舍五入取整后的誤 差較大，若基準(zhǔn)頻率過高，雖然誤碼差變小，但分頻結(jié)構(gòu)將變大。實(shí)際的設(shè)計(jì)應(yīng) 綜合考慮兩方面的因素，在盡量減小頻率誤差的前提下取舍合適的基準(zhǔn)頻率。本 設(shè)計(jì)中選取4MHz勺基準(zhǔn)頻率。表2-1為簡(jiǎn)譜中音名與頻率的對(duì)應(yīng)關(guān)系。表2.1樂譜編碼和樂音頻率音符編碼聽f分頻數(shù)10A6/f計(jì)數(shù)值(10A6/2f)-1低音

7、1126210A6/26219072229410A6/29416993333010A6/33015144434910A6/34914315539210A6/39212746644010A6/44011357749410A6/4941011中 音1852310A6/5239552958710A6/58785031065910A6/65975741169810A6/69871551278410A6/78463661388010A6/88056771498810A6/988505>_K115104710A6/10474762.2 樂曲演奏電路的結(jié)構(gòu)示意2.3 樂曲演奏電路的子結(jié)構(gòu)頂層結(jié)構(gòu)所包含

8、的模塊分別有地址計(jì)數(shù)器模塊（ADDR樂音分頻器模塊（SPEAKER數(shù)據(jù)存儲(chǔ)器（YPP以下便是對(duì)各個(gè)子模塊的分析2.3.1 地址計(jì)數(shù)器模塊1 .地址計(jì)數(shù)器功能在此模塊中設(shè)置了一個(gè)9位二進(jìn)制計(jì)數(shù)器(計(jì)數(shù)最大值為512),這個(gè)計(jì)數(shù)器 的計(jì)數(shù)頻率選為4Hz,即每一計(jì)數(shù)值的停留時(shí)間為0.25s，恰好為當(dāng)全音符設(shè)為 1s時(shí)。例如，梁祝樂曲的第一個(gè)音符為“ 3”，此音在邏輯中停留了 4個(gè)時(shí) 鐘節(jié)拍，即為1s時(shí)間，相應(yīng)地所對(duì)應(yīng)“1”音符分頻預(yù)置數(shù)為1409在ADDR勺輸 入端停留了 1s。隨著ADDR的計(jì)數(shù)器按4Hz的時(shí)鐘頻率做加法計(jì)數(shù)時(shí)，樂譜逐 次被選取，梁祝樂曲就開始自然連續(xù)的演奏起來(lái)了。2 .程序代碼L

9、IBRARY ieee;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDR ISPORT (clk : IN STD_LOGIC;A : BUFFER STD_LOGIC_VECTOR(8 DOWNTO 0);END;ARCHITECTURE ONE OF ADDR ISBEGINPROCESS (clk)BEGINIF (clk'event AND clk = '1')THENA <= A + 1;END IF;END PROCESS;END;3.地址計(jì)數(shù)器符號(hào)圖ADDR

10、elk A8.0inst圖2.1地址計(jì)數(shù)器符號(hào)圖Mi 16.elk- m- ”一”一：”一6小520.0 A圖2.3地址計(jì)數(shù)器波形圖2.3.2樂音分頻器1 .樂音分頻器模塊的功能此模塊的功能首先是提供決定所發(fā)音符的分頻預(yù)置數(shù)，而此數(shù)在輸入端口停留的時(shí)間即為此音符的節(jié)拍值。電路中設(shè)置了梁祝茉莉花蟲兒飛樂曲全部音符所對(duì)應(yīng)的分頻預(yù)置數(shù)，每一音符的停留時(shí)間由音樂節(jié)拍和音調(diào)發(fā)生 器模塊clk輸入頻率決定，在此為4Hz。2 .樂音分頻器模塊的VHDL®程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.al

11、l;entity speaker isport(clk: in std_logic;-1mhz樂譜編碼TN : in std_logic_vector(3 downto 0);- spks : out std_logic);end;architecture rts of speaker issignal FM : std_logic;signal count : integer range 0 to 2047;signal temp : integer range 0 to 2048;beginprocess (TN)begincase TN iswhen "0000" =

12、> temp<=2048;when "0001" => temp<=1907;when "0010" => temp<=1699;when "0011" => temp<=1514;when "0101" => temp<=1275;when "0110" => temp<=1136;when "0111" => temp<=1011;when "1000" => t

13、emp<=955;when "1001" => temp<=851;when "1010" => temp<=758;when "1100" => temp<=637;when "1101" => temp<=567;when "1110" => temp<=505;when "1111" => temp<=477;when others => temp<=2048;end case;e

14、nd process;process(clk)beginif(clk'event and clk='1') then count<=count+1;if(count=temp) then FM<=not FM;count<=0;end if;end if;end process;spks<=FM;end;3.樂音分頻器符號(hào)圖speakeri elkspks一 TN3 .0圖2.4樂音分頻器符號(hào)圖4.樂音分頻器波形圖圖2.5樂音2的波形圖圖2.6樂音3的波形圖2.3.3數(shù)據(jù)存儲(chǔ)器從菜單里的Tools選擇MegaWizard Plug- In Man

15、ager，按照向?qū)瓿?ROM 的定制，ROMJ始化文件見附錄。圖2.7數(shù)據(jù)存儲(chǔ)器設(shè)計(jì)圖2.3.3數(shù)據(jù)仿真1.符號(hào)圖圖2.8存儲(chǔ)器和地址計(jì)數(shù)器符號(hào)圖2.波形圖Mailsr T fne-B-ai.1.57 nf Inbeid:4.3 us Stall:EndJI訓(xùn)修D(zhuǎn)I田I M a eh）產(chǎn) 皿”，00 0f口 m ,0注 200,0皿 臺(tái)0注 260 P皿劃.，口泗0穌 血尸jmjmrLrLrLrLn_rLrmrLrmrLrLrmrLrLrLrumrLrLrLrLrLn_rLrmrLrmrLrLru: :丁 ：七g :病LTxnrrTTx:尼：師痢傀煩：葭：ltvx:目：痂M#si>f

16、Tims B«c4 3u£RoiMWD9(J5rft Irtfipvst目 89u* Stwi：Eni3 、-V-alni it 冊(cè)3 «E一 JTJE1國(guó)AAE 1U 43031*1期U 0口|口. 0 Ai 4SQ 0 區(qū)14切 0 Eli E3Q. Q #< 弓巾ni 10.*Q 北獸 第0 0 a* 白知 p 的 T3Q 口 國(guó)i，巾.。：ttg機(jī)口于：irLrLrLrLrLnrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLnrLrLrLr9ZZ>®CZZXZOZ

17、ZEZXIXZOCZOCTZXZOIXE®®(1295 u$ «| >- PoinJerIrtefat-259 inStMl：End5Vd.XlA -i.1 4.3 sirDtS JH jUi 430用EOIv aMastei Tine BarL印1萼w> 1用uvm L 3 w 1 叫 wv L.B w ILn露jmrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLruuLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLTLrLL5燦一12L2工LDL5力以I:a：L£圖2.9存儲(chǔ)器存入的數(shù)據(jù)存儲(chǔ)器存入

18、了梁祝茉莉花蟲兒飛三首音樂，最小編程單元是八分音符即每個(gè)數(shù)字占0.37秒。每首歌結(jié)束之后空 0.37*8*2 = 6秒。三首歌共424個(gè)地址，即0.37*424 = 155 秒，即兩分半左右2.3.4時(shí)鐘分頻器1 .二十分頻器程序代碼：library ieee;use ieee.std_logic_1164.all;entity fenpin20 is輸入20MHz言號(hào)輸出1MHZport(clk : in std_logic;-out1 : out std_logic);- end;architecture one of fenpin20 issignal T1 : integer rang

19、e 0 to 10-1;signal F1M : std_logic;beginprocess(clk)beginif(clk'event and clk='1')thenT1<=T1+1;if(T1=9) then F1M<= not F1M;T1<=0;end if;end if;end process;out1<=F1M;end;fenpin20聿""小祎*理*押*安祎“白馥inst圖2.10分頻器符號(hào)圖波形圖:圖2.11分頻器波形圖波形圖意義：此分頻器是20分頻，即把頻率分成其本身頻率的1/20。波形圖中clk周期設(shè)置

20、為1ns,則cout1的周期是20ns實(shí)現(xiàn)20分頻。2 . 1M分頻 4hz程序代碼：library ieee;use ieee.std_logic_1164.all;entity FENPIN4HZ isport(clk : in std_logic;-輸入 1MHZ言號(hào)F : out std_logic);-輸出 4HZend;architecture one of FENPIN4HZ issignal T1 : integer range 0 to 124999;signal F1M : std_logic;beginprocess(clk)beginif(clk'event a

21、nd clk='1')thenT1<=T1+1；if(T1=124999) then F1M<= not F1M;T1<=0;end if;end if;end process;F <= F1M;end;符號(hào)圖：: FENPIN4HZj；： elk F ；-at.：inst；.圖2.12分頻器符號(hào)圖波形圖：圖2.13分頻器波形圖三.整體仿真3.1符號(hào)圖.叱工亞色上_亡5磔期'齒、丁 " iS一飛；：;：圖3.1整體符號(hào)圖心得體會(huì)通過這幾天的課程設(shè)計(jì)，使我對(duì) VHDL語(yǔ)言有了更加深刻的了解，在書本上 學(xué)的理論知識(shí)能夠運(yùn)用到了實(shí)踐中，而課程

22、設(shè)計(jì)做的成功，增加了我學(xué)習(xí) EDA 的興趣，不論在以后的學(xué)習(xí)中還是工作中，EDA肯定是我們必不可少的設(shè)計(jì)工具。 通過此次課程設(shè)計(jì)我已經(jīng)可以按計(jì)劃將要求把簡(jiǎn)易音樂演奏器設(shè)計(jì)出來(lái)，并能實(shí)現(xiàn)所要的功能。在設(shè)計(jì)過程中，我遇到了許多問題，通過自己上網(wǎng)、查閱資料、問同學(xué)老師， 解決了各個(gè)問題，并設(shè)計(jì)出所需要的要求的程序代碼。 在設(shè)計(jì)過程中，我了解到 設(shè)計(jì)程序代碼的基本過程，首先建立子模塊，并對(duì)各個(gè)模塊進(jìn)行仿真，調(diào)試，直 到實(shí)現(xiàn)所要的功能為止。再用元件例化對(duì)頂層文件進(jìn)行仿真， 調(diào)試，到仿真圖正 確止。最后將程序代碼下載到 FPGAS驗(yàn)箱上。總的來(lái)說，通過實(shí)驗(yàn)，我激發(fā)了 ED®習(xí)的興趣，也對(duì)這門課程

23、有了更深的 理解，對(duì)ED破計(jì)軟件Quarter II的使用也更加熟練。更重要的是在此次實(shí)驗(yàn) 過程中，更好的培養(yǎng)了我們的具體實(shí)驗(yàn)的能力。又因?yàn)樵谠趯?shí)驗(yàn)過程中有許多實(shí) 驗(yàn)現(xiàn)象，需要我們仔細(xì)的觀察，并且分析現(xiàn)象的原因。特別有時(shí)當(dāng)實(shí)驗(yàn)現(xiàn)象與我 們預(yù)計(jì)的結(jié)果不相符時(shí)，就更加的需要我們仔細(xì)的思考和分析了， 并且進(jìn)行適當(dāng) 的調(diào)節(jié)。參考文獻(xiàn)1 張順興.數(shù)字電路與系統(tǒng)設(shè)計(jì).第1版.南京：東南大學(xué)出版社，20042 王玉秀.電工電子基礎(chǔ)實(shí)驗(yàn).第1版.南京：東南大學(xué)出版社，20063 孫肖子.模擬電子技術(shù)基礎(chǔ).第1版.西安：西安電子科技大學(xué)出版社,2001.14 謝自美.電子線路設(shè)計(jì)？實(shí)驗(yàn)？測(cè)試.第2版.武昌：華中科技大學(xué)出版社,2000.75 張?jiān)サ?電子電路課程設(shè)計(jì).第1版.南京：河海大學(xué)出版社，2005.86 沈明山.EDA技術(shù)及可編程器件應(yīng)用實(shí)訓(xùn)，科學(xué)出版社,2004.6 (4) :318-3267 劉婷婷，李軍.電子設(shè)計(jì)自動(dòng)化(EDA .北京師范大學(xué)出版社，2007, 9(2) :250-2578 趙明富，李立