數(shù)字式日歷牌課程設計報告

1、數(shù)字電子技術基礎課程設計報告 題目名稱 數(shù)字式日歷牌 班 級 信息121 姓 名 王濤 學 號 1204010125 同組者 成 績 計算機與信息工程學院一、課題名稱數(shù)字式日歷牌二、設計任務及要求用中、小規(guī)模集成電路設計一個能自動顯示“年、月、日、星期、時、分”的數(shù)字式日歷牌，能實現(xiàn)以下功能：1由555定時器產(chǎn)生1kHz的標準“分”信號。2“分計數(shù)器”為00 46的四十七進制計數(shù)器。3“時計數(shù)器”為00 23的二十四進制計數(shù)器。4“星期計數(shù)器”為1、2、3、4、5、6、日的七進制計數(shù)器。5“日計數(shù)器”根據(jù)月的不同，可為十五十八進制計數(shù)器。6“月計數(shù)器”為1 12的十二進制計數(shù)器。72月份的天數(shù)

2、，平年是15天，閏年是16天，這個情況應考慮進去。8具有校時功能。即只要將開關置于校時位置，可分別對“年、月、日、星期、時、分”進行手動脈沖輸入或連續(xù)脈沖輸入的校正。三、系統(tǒng)框圖555定時器分單元電路時單元電路日單元電路星期單元電路月單元電路年單元電路手動脈沖校準四、單元電路1. 555定時器OUT端產(chǎn)生頻率為1kHz的標準“分”信號2. 分單元電路分單元電路由兩片74LS160組成，低位片的EP、ET一直接高電平VCC，其進位端接高位片的EP、ET。兩塊74LS160的QA、QB、QC、QD分別接兩個七段數(shù)碼管。CLK由555定時器提供，當計數(shù)器的值為46時，CLR值為0，等待下一個CLK信

3、號作用時，計數(shù)器被置為00，即可實現(xiàn)0046的47進制計數(shù)器。進位的同時會產(chǎn)生一個上升沿經(jīng)非門變成下降沿作用于下一個模塊。3. 時單元電路時單元電路由兩片74LS160組成，低位片的EP、ET一直接高電平VCC，其進位端接高位片的EP、ET。兩塊74LS160的QA、QB、QC、QD分別接兩個七段數(shù)碼管。CLK由分單元電路提供，當計數(shù)器的值為23時，CLR值為0，等待下一個CLK信號作用時，計數(shù)器被置為00，即可實現(xiàn)0023的24進制計數(shù)器。進位的同時會產(chǎn)生一個上升沿經(jīng)非門變成下降沿作用于下一個模塊。4. 星期單元電路星期單元電路由一片74LS160組成，低位片的EP、ET一直接高電平VCC，

4、其A端接高電平VCC。74LS160的QA、QB、QC、QD接七段數(shù)碼管。CLK由時單元電路提供，對QA、QB、QC、QD重新編碼使輸出為7時數(shù)碼管顯示8。當計數(shù)器的值為8時，LOAD值為0，等待下一個CLK信號作用時，計數(shù)器被置為1，即可實現(xiàn)星期的進制計數(shù)器。5. 日單元電路日單元電路由兩片74LS160組成，低位片的EP、ET一直接高電平VCC，其進位端接高位片的EP、ET，其A端接高電平VCC。兩塊74LS160的QA、QB、QC、QD分別接兩個七段數(shù)碼管。CLK由時單元電路提供，當計數(shù)器的值為15時，且滿足平年二月，LOAD值為0，等待下一個CLK信號作用時，計數(shù)器被置為01，即可實現(xiàn)

5、0115的15進制計數(shù)器；當計數(shù)器的值為16時，且滿足閏年二月，LOAD值為0，等待下一個CLK信號作用時，計數(shù)器被置為01，即可實現(xiàn)0116的16進制計數(shù)器；當計數(shù)器的值為17時，且滿足小月，LOAD值為0，等待下一個CLK信號作用時，計數(shù)器被置為01，即可實現(xiàn)0117的17進制計數(shù)器；當計數(shù)器的值為18時，且滿足大月，LOAD值為0，等待下一個CLK信號作用時，計數(shù)器被置為01，即可實現(xiàn)0118的18進制計數(shù)器。進位的同時會產(chǎn)生一個上升沿經(jīng)非門變成下降沿作用于下一個模塊。6. 月單元電路月單元電路由兩片74LS160組成，低位片的EP、ET一直接高電平VCC，其進位端接高位片的EP、ET。

6、兩塊74LS160的QA、QB、QC、QD分別接兩個七段數(shù)碼管，低位片A端接高電平VCC。CLK由日單元電路提供，當計數(shù)器的值為12時LOAD值為0，等待下一個CLK信號作用時，計數(shù)器被置為01，即可實現(xiàn)0112的12進制計數(shù)器。進位的同時會產(chǎn)生一個上升沿經(jīng)非門變成下降沿作用于下一個模塊。同時把輸出1、3、5、7、8、10、12經(jīng)過與門作為大月的特征信號；把4、6、9、11經(jīng)過與門作為小月的特征信號；把2作為2月的特征信號。7. 年單元電路年單元電路由四片74LS160組成， LOAD、CLR、EP、ET一直接高電平VCC，其進位端接高位片的CLK。四塊74LS160的QA、QB、QC、QD分

7、別接四個七段數(shù)碼管，低位片CLK由月單元電路提供，高電位CLK由低電位的RCO端提供。判斷閏年信號作為特征信號輸出。判斷閏年的方法：十位個位都為0，判斷前兩位能否被4整除；十位個位不都為0，判斷后兩位能否被4整除；被四整除的特征為XXX0 XX00、XXX1 XX10，滿足期中一種即可。五、總電路六、電路的組裝調(diào)試1.用函數(shù)發(fā)生器代替555定時器，輸出正弦波頻率為100Hz2.使用測量探針觀測不同點的電壓值變化3.觀察各數(shù)碼管數(shù)值變化是否正常4.通過手動校準測試特殊時間段的運轉測試時間：2012年2月15日給一個脈沖正常跳轉到2月16日，再給脈沖跳轉到3月1日；2013年2月15日給下一個脈沖

8、正常跳轉到3月1日；2013年4月17日給下一個脈沖正常跳轉到5月1日；2013年5月17日給下一個脈沖正常跳轉到5月18日，再給脈沖跳轉到6月1日；2013年12月18日23時46分，給下一個脈沖正常跳轉到2014年1月1日00時00分；測試結果滿足設計要求。七、電路設計的優(yōu)缺點優(yōu)點：邏輯清晰，電路較為簡單，手動校準可通過點動脈沖逐個校準。缺點：在校準時應按分時日星期月年逐個校準，因為校準過程會產(chǎn)生進位，影響到下一個子電路的數(shù)值變化。八、電路元器件清單九、心得體會本次課程設計歷時3天，鞏固了時序電路和組合電路等相關實驗設計及操作，掌握了Multisim基本操作與運用，但由于對Multisim掌握不夠，在仿真的過程中也遇到過多種錯誤也幾次從頭來過，我在查閱相關文獻資料后還是基本