四輸入或非門電路和版圖設(shè)計

1、沈陽理工大學(xué)課程設(shè)計成 績 評 定 表學(xué)生姓名班級學(xué)號專 業(yè)課程設(shè)計題目四輸入或非門電路和版圖設(shè)計評語組長簽字：成績?nèi)掌?年 月 日課程設(shè)計任務(wù)書學(xué) 院專 業(yè)學(xué)生姓名班級學(xué)號課程設(shè)計題目四輸入或非門電路和版圖設(shè)計實踐教學(xué)要求與任務(wù):1.用tanner軟件中的S-Edit編輯四輸入或非門電路原理圖。2.用tanner軟件中的TSpice對四輸入或非門電路進(jìn)行仿真并觀察波形。3.用tanner軟件中的L-Edit繪制四輸入或非門版圖，并進(jìn)行DRC驗證。4.用tanner軟件中的TSpice對版圖電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對電路網(wǎng)表進(jìn)行LVS檢驗觀察原理

2、圖與版圖的匹配程度。工作計劃與進(jìn)度安排:第一周 周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計。 周二：熟悉軟件操作方法。 周三四：畫電路圖 周五：電路仿真。第二周 周一二：畫版圖。 周三：版圖仿真。 周四：驗證。 周五：寫報告書，驗收。指導(dǎo)教師： 年 月 日專業(yè)負(fù)責(zé)人： 年 月 日學(xué)院教學(xué)副院長： 年 月 日目 錄目 錄III1.緒 論11.1 設(shè)計背景11.2 設(shè)計目標(biāo)12.四輸入或非門22.1 四輸入或非門電路結(jié)構(gòu)22.2 四輸入或非門電路仿真32.3 四輸入或非門的版圖繪制42.4 四輸入或非門的版圖電路仿真52.5 LVS檢查匹配6總 結(jié)7附錄一：原理圖網(wǎng)表9附錄二：版圖網(wǎng)表10I

3、II1.緒 論1.1 設(shè)計背景 Tanner集成電路設(shè)計軟件是由Tanner Research 公司開發(fā)的基于Windows平臺的用于集成電路設(shè)計的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit版圖編輯器在國內(nèi)應(yīng)用廣泛，具有很高知名度。 L-Edit Pro是Tanner EDA軟件公司所出品的一個IC設(shè)計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強(qiáng)大而且完善的功能包括從IC設(shè)計到輸出，以及最后的加工服務(wù)，完全可以媲美百萬美元級的IC設(shè)計軟件。L-Edit Pr

4、o包含IC設(shè)計編輯器(Layout Editor)、自動布線系統(tǒng)(Standard Cell Place & Route)、線上設(shè)計規(guī)則檢查器（DRC）、組件特性提取器（Device Extractor）、設(shè)計布局與電路netlist的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個完整的IC設(shè)計與驗證解決方案。L-Edit Pro豐富完善的功能為每個IC設(shè)計者和生產(chǎn)商提供了快速、易用、精確的設(shè)計系統(tǒng)。1.2 設(shè)計目標(biāo)1.用tanner軟件中的原理圖編輯器S-Edit編輯四輸入或非門電路原理圖。2.用tanner軟件中的TSpice對四輸入或非門電路進(jìn)

5、行仿真并觀察波形。3.用tanner軟件中的L-Edit繪制四輸入或非門版圖，并進(jìn)行DRC驗證。4.用tanner軟件中的TSpice對四輸入或非門的版圖電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對四輸入或非門進(jìn)行LVS檢驗觀察原理圖與版圖的匹配程度。2.四輸入或非門2.1 四輸入或非門電路結(jié)構(gòu)四輸入或非門是最常用的基本功能電路之一，廣泛應(yīng)用于數(shù)字邏輯電路電路設(shè)計中。在本次課程設(shè)計中，使用tanner軟件中的原理圖編輯器S-Edit編輯四輸入或非門電路原理圖。真值表如下2.1。表2.1 四輸入或非門的真值表原理圖如圖2.1。圖2.1 四輸入或非門的原理圖2.2 四

6、輸入或非門電路仿真 使用TSpice對原理圖進(jìn)行仿真。 首先，生成電路網(wǎng)表，如圖2.2。圖2.2 生成原理圖電路網(wǎng)表 給四輸入或非門的輸入端加入激勵信號。仿真中高電平為Vdd=5V，低電平為Gnd，并添加輸入輸出延遲時間。進(jìn)行仿真，輸出波形。波形圖如下圖2.3。圖2.3 四輸入或非門電路輸入輸出波形圖2.3 四輸入或非門的版圖繪制 用L-Edit版圖繪制軟件對四輸入或非門電路進(jìn)行版圖繪制，版圖結(jié)果如圖2.4。圖2.4 四輸入或非門電路版圖 進(jìn)行DRC檢測，檢測是否滿足設(shè)計規(guī)則。如圖2.5。圖2.5 DRC驗證結(jié)果2.4 四輸入或非門的版圖電路仿真 同原理圖仿真相同，首先生成電路網(wǎng)表。如圖2.6

7、。圖2.6 生成版圖電路網(wǎng)表 添加激勵、電源和地，同時觀察輸入輸出波形，波形如圖2.7。圖2.7 四輸入或非門電路版圖輸入輸出波形圖 四輸入或非門電路的版圖仿真波形與原理圖的仿真波形，基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的邏輯設(shè)計正確無誤。2.5 LVS檢查匹配 對四輸入或非門進(jìn)行LVS檢查驗證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查四輸入或非門原理圖與版圖的匹配程度。首先導(dǎo)入網(wǎng)表，如下圖2.8。圖2.8 導(dǎo)入網(wǎng)表 輸出結(jié)果如圖2.9。圖2.9 電路LVS檢查匹配圖 網(wǎng)表匹配，設(shè)計無誤?？?結(jié)通過兩周的課程設(shè)計學(xué)習(xí)，綜合運用所學(xué)的知識完成了設(shè)計任務(wù)。使我更進(jìn)一步熟悉了專

8、業(yè)知識，并深入掌握仿真方法和工具、同時為畢業(yè)設(shè)計打基礎(chǔ)的實踐環(huán)節(jié)。進(jìn)一步熟悉設(shè)計中使用的主流工具，學(xué)習(xí)了良好的技術(shù)文檔撰寫方法；了解后端設(shè)計；加深綜合對所學(xué)課程基礎(chǔ)知識和基本理論的理解好掌握，培養(yǎng)了綜合運用所學(xué)知識，獨立分析和解決工程技術(shù)問題的能力；培養(yǎng)了在理論計算、制圖、運用標(biāo)準(zhǔn)和規(guī)范、查閱設(shè)計手冊與資料以及應(yīng)用工具等方面的能力，逐步樹立正確的設(shè)計思想。在老師布置好題目后，我仔細(xì)進(jìn)行設(shè)計，通過查閱各種參考書籍，最終把實驗做出來了，達(dá)到了老師對本實驗的要求。在這次設(shè)計中我收獲頗豐，首先最直接的收獲就是我鞏固了這節(jié)課所學(xué)的知識，把它運用到實踐中去，并且學(xué)到了許多在課本中所沒有的知識。通過查閱相關(guān)

9、知識，進(jìn)一步加深對tannerr的了解。其次，我們不管做什么都不能粗心，如我們輸入程序時把字母打錯了時，保存文件時名稱與程序中的名稱不一樣時，都會導(dǎo)致編譯錯誤，在此過程中雖然浪費了不少時間，但這也讓我注意到實際做設(shè)計時應(yīng)該應(yīng)該注意的問題，意識到自己的不足，對學(xué)過的知識了解不夠深刻，掌握的不足夠。通過對典型IC集成電路的原理圖和版圖的繪制及仿真，對模擬電路的工作原理有了進(jìn)一步的了解。再借助tanner軟件模擬電路的原理圖繪制及其版圖生成，熟悉了tanner在此方面的應(yīng)用，以增強(qiáng)計算機(jī)輔助電路模擬與設(shè)計的信心?？偟膩碚f，這次設(shè)計還算成功，也讓我明白了要把理論知識與實踐結(jié)合起來，從實踐中強(qiáng)化自己的理

10、論，才能更好提高自己的實際動手能力和獨立思考能力。如果在設(shè)計過程中遇到問題時，我們要有耐心的查找錯誤，這也是學(xué)習(xí)的過程。參考文獻(xiàn)1Alan Hastings.The Art of Analong Layout second Edition模擬電路版圖的藝術(shù).第二版.電子工業(yè)出版社，2013。2王穎著.集成電路版圖設(shè)計與Tanner EDA工具使用.第二版.西安電子科技大學(xué)出版社,2009。3曾慶貴著.集成電路版圖基礎(chǔ).機(jī)械工業(yè)出版社,2008。4張為著.集成電路版圖基礎(chǔ).清華大學(xué)出版社,2009。5廖谷平,陸瑞強(qiáng)著. Tanner Pro集成電路設(shè)計與布局實戰(zhàn)指導(dǎo).科學(xué)出版社 200712附錄

11、一：原理圖網(wǎng)表.include D:tannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)VB B Gnd PULSE (0 5 0 10n 10n 50n 200n)VC C Gnd PULSE (0 5 0 10n 10n 30n 100n)VD D Gnd PULSE (0 5 0 10n 10n 50n 150n).tran/op 10n 800n method=bdf.print tran v(Y) v(A) v(B) v(C) v(D)* SPICE netlist wri

12、tten by S-Edit Win32 7.03* Written on Jul 3, 2013 at 16:20:23* Waveform probing be.options probefilename=zou1.dat+ probesdbfile=C:UsersSHARKDesktopzouzou1.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 Y B Gnd Gnd NMOS L=2u

13、 W=22u AD=66p PD=24u AS=66p PS=24u M3 Y C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y D Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 Y D N5 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N5 C N6 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 N6 B N7 Vdd PMOS L=2u W=22u A

14、D=66p PD=24u AS=66p PS=24uM8 N7 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附錄二：版圖網(wǎng)表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:UsersSHARKDesktopzouzou.tdb* Cell: Cell0Version 1.04* Extract Definition File:

15、D:tannerLEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/03/2013 - 15:15.include D:tannerTSpice70modelsml2_125.md.include D:tannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)VB B Gnd PULSE (0 5 0 10n 10n 50n 200n)VC C Gnd PULSE (0 5 0 10n 10n 30n 100n)VD

16、 D Gnd PULSE (0 5 0 10n 10n 50n 150n).tran/op 10n 800n method=bdf.print tran v(2) v(A) v(B) v(C) v(D)* Warning: Layers with Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * * NODE NAME ALIASES*

17、 1 = D (50.5,-10.5)* 3 = Gnd (2,-23.5)* 4 = Vdd (5,76.5)* 5 = A (8,-10.5)* 6 = B (21,-10.5)* 9 = C (35.5,-9.5)M1 2 D 8 Vdd PMOS L=3u W=11u * M1 DRAIN GATE SOURCE BULK (49 40.5 52 51.5) M2 Gnd D 2 Gnd NMOS L=3u W=11u * M2 DRAIN GATE SOURCE BULK (49 -1.5 52 9.5) M3 8 C 10 Vdd PMOS L=3u W=11u * M3 DRAIN GATE SOURCE BULK (35 40.5 38 51.5) M4 10 B 7 Vdd PMOS L=3u W=11u * M4 DRAIN GATE SOURCE BULK (21 40.5 24 51.5) M5 7 A Vdd Vdd PMOS L=3u W=