ISE工程建立和調(diào)用modelsim以及仿真波形保存

1、ISE工程建立和調(diào)用modelsim以及仿真波形保存(軟件版本：Xilinx ISE Design Suite 12.1和Modelsim SE 6.5c) ISE翻開后的默認(rèn)界面如下列圖所示圖1 點擊File/New File 或者Project commands框中的New File按鍵如圖2所示，進入圖3圖2 選擇適宜的工作路徑，輸入工程名稱點擊Next如圖3所示，結(jié)果如圖4所示。圖3 如下列圖所示，進入器件屬性對話框，如圖4所示，本步驟中Family為器件系列，Device為具體器件型號，Package為器件封裝，Speed為速度等級，Simulator選擇仿真器。點擊Next進入圖5

2、。點擊finish進入圖6界面。 圖4圖5 點擊左側(cè)的新建文件New Source快捷鍵，進入圖7其中的IP為新建ip核文件，Schematic為新建原理圖文件，Verilog Module為新建Verilog文件，Verilog Test Fixture為新建Verilog仿真文件，VHDL Module為新建VHDL文件，VHDL Test Fixture為新建VHDL仿真文件，其他不怎么常用，這里不作介紹。圖6 其中的IP為新建ip核文件，Schematic為新建原理圖文件，Verilog Module為新建Verilog文件，Verilog Test Fixture為新建Verilog

3、仿真文件，VHDL Module為新建VHDL文件，VHDL Test Fixture為新建VHDL仿真文件，其他不怎么常用，這里不作介紹。圖7 如下列圖所示選擇建立Verilog文件，右側(cè)輸入文件名稱，點擊Next進入圖9圖8圖9 點擊Next得到圖10點擊Finish，進入程序輸入界面，如圖11所示。圖10圖11 咱們這里程序已經(jīng)編寫完畢這里直接添加提前編輯好的文檔，點擊界面左側(cè)Add Source快捷鍵如圖12所示，得到圖13，選擇要添加的文件點擊翻開，得到圖14。 圖12圖13圖14點擊OK，工程建立完畢，如圖15所示。圖15 工程建立完畢，需要進行語法編譯，雙擊圖16中的Synthe

4、size - XST進行編譯，編譯通過如圖17所示。圖16圖17 下面我們用modelsim進行行為仿真，新建testbench測試文件步驟上邊已經(jīng)提到，這里不再介紹，這里直接添加先前寫好的testbench測試文件。如圖18所示。圖18 選擇要添加的testbench文件點擊翻開，選擇Simulation，下邊的ctrl_tb就是測試用的testbench文檔。圖19圖20 點擊上邊的testbench文件，雙擊Modelsim Simulator下的Simulate Behavioral Model即可調(diào)用Modelsim軟件進行仿真。如圖21所示。圖21 更改仿真時間，點擊右側(cè)的仿真RU

5、N快捷鍵，繼續(xù)仿真所增加的仿真時間。如圖23所示。圖22圖23 在仿真過程中有時候我們要查看程序內(nèi)部的信號，這時我們要添加內(nèi)部信號到仿真界面進行顯示。這時我們選擇要添加的信號點擊右鍵選擇Add/To Wave/Selected，信號就添加到了界面，如圖25所示。圖24圖25圖26 點擊快捷鍵Restart，點擊OK，去除顯示空間的波形，如圖27所示。圖27 點擊快捷鍵Run，運行2ms的仿真時間，結(jié)果如圖29所示。圖28圖29 仿真期間會對程序進行大量的修改，修改完后再運行仿真之前的設(shè)置就會消失，為節(jié)省仿真時間我們嘗嘗那個要對仿真波形設(shè)置進行保存，要先修改fdo文件，具體操作為點擊左上角的翻開文檔快捷鍵，選擇顯示所有文件類型如圖30所示。點擊翻開結(jié)果為圖31。 圖30圖31 選擇ctrl_tb_wave.fdo點擊翻開，在翻開的文件中參加語句“do wave.do然后保存，結(jié)果為圖32所示。 圖32 經(jīng)過以上設(shè)置，點擊左上角保存快捷鍵，彈出Save