EDA技術(shù)在智能晶閘管觸發(fā)電路中的應(yīng)用

1、EDA技術(shù)在智能晶閘管用4發(fā)電路中的應(yīng)用（1）摘要：介紹了一種可編程控制數(shù)字移相晶閘管觸發(fā)電路，使用FPGA（現(xiàn)場可編程門陣列）芯片,采用VHD圓件描述語言編程。此電路具有相序自適應(yīng)功能，穩(wěn)定性好，適用于三相全控整流、調(diào)壓場合。關(guān)鍵詞：電子設(shè)備自動(dòng)化；晶閘管；數(shù)字移相觸發(fā)；VHDL相序自適引言移相觸發(fā)器是控制品閘管電力電子裝置的一個(gè)重要部件，其性能的優(yōu)劣直接關(guān)系到整個(gè)電力電子裝置的性能指標(biāo)，因而歷來受到人們的重視。過去常用的模擬觸發(fā)電路具有很多缺點(diǎn)，給調(diào)試和使用帶來許多不便。近年來，數(shù)字移相觸發(fā)技術(shù)發(fā)展極為迅速，出現(xiàn)了以單片機(jī)、專用微處理器以及可編程門陣列為核心的多種觸發(fā)器集成電路。本文使用A

2、LTER於司的EPF10K10S片，采用VHDL語言設(shè)計(jì)了一種以全數(shù)字移相技術(shù)為核心、具有相序自適應(yīng)以及針對調(diào)壓與整流的模式識別功能的雙脈沖列式三相品閘管數(shù)字移相觸發(fā)電路。1三相晶閘管相控觸發(fā)電路工作原理觸發(fā)電路的主要功能是根據(jù)電源同步信號以及控制信號來實(shí)現(xiàn)對晶閘管的移相控制。對于三相全控整流或調(diào)壓電路，要求順序輸出的觸發(fā)脈沖依次間隔60°。本設(shè)計(jì)采用三相同步絕對式觸發(fā)方式。根據(jù)單相同步信號的上升沿和下降沿，形成兩個(gè)同步點(diǎn)，分別發(fā)出兩個(gè)相位互差180°的觸發(fā)脈沖。然后由分屬三相的此種電路組成脈沖形成單元輸出6路脈沖，再經(jīng)補(bǔ)脈沖形成及分配單元形成補(bǔ)脈沖并按順序輸出6路脈沖。圖

3、12EDA設(shè)計(jì)的實(shí)現(xiàn)此單元模塊包括PULSE（脈沖形成、調(diào)制及保護(hù)）模塊和PULSE_ASSIGN卜脈沖形成及脈沖分配）模塊。整個(gè)電路由三組相同的單相觸發(fā)脈沖形成疝路組成，各相形成正負(fù)兩路觸發(fā)脈沖，6路脈沖經(jīng)補(bǔ)脈沖形成及分配模塊形成6路雙窄補(bǔ)脈沖輸出。根據(jù)同步信號a_input（或b_input,c_input）輸入的上升沿或下降沿到來時(shí)刻，采用九位計(jì)數(shù)器計(jì)數(shù)。當(dāng)計(jì)數(shù)值與pulse_input端（相位控制信號輸入端）輸入的數(shù)值相等時(shí)則輸出相應(yīng)的觸發(fā)脈沖。將"接系統(tǒng)時(shí)鐘進(jìn)行分頻作為調(diào)制脈沖對觸發(fā)脈沖進(jìn)行調(diào)制。當(dāng)保護(hù)端pulse_enable輸入為'1'時(shí)，不輸出觸發(fā)脈沖

4、，為0'時(shí)則正常輸出，以此來實(shí)現(xiàn)棋護(hù)功能。基本原理框圖如圖1所示。2.1PULSE模塊此模塊完成脈沖形成、調(diào)制及保護(hù)功能。次模塊電路如圖2所示，分為4部分，即A部分將同步控制脈沖信號Syn_A轉(zhuǎn)換為正負(fù)半周同步控制電平。B部分完成移相功能。C255是255進(jìn)制的計(jì)數(shù)器，其時(shí)鐘Clk2為25kHz,計(jì)數(shù)結(jié)果通過比較器T1及T2與輸入相位控制信號data進(jìn)行比較。以此實(shí)現(xiàn)移相功能。C部分通過25進(jìn)制計(jì)數(shù)器C25實(shí)現(xiàn)脈寬形成功能。通過在線改變內(nèi)部參數(shù)還可以改變脈沖寬度。D部分實(shí)現(xiàn)脈寬調(diào)制功能。下面給出B部分VHD頤件描述語言程序：LIBRARYieee;USEieee.std_logic_1

5、164.all;USEieee.std_logic_arith.all;USEieee.std_logic_unsigned.all;ENTITYpulseISPORT(clk2:instd_logic;syn_output1:instd_logic;syn_output2:instd_logic;pulse_data:instd_logic_vector(7downto0);out1,out2:outstd_logic);ENDpulse;ARCHITECTUREaOFpulseISsignalout1,out2:std_logic;signalcount1,count2:std_logic

6、_vector(7downto0);BEGINpulse_generator1:process(clk2)beginIFsyn_output1='0'THENcount1<="11111110”;out1<='0'elsif(clk2'eventandclk2='1')thencount1<=count11;if(count1>pulse_data)thenout1<='0'elseout1<='1'count1<="00000000”;endif;endif;ENDPROCESSpulse_generator1;pulse_generator2:process(clk2)beginIFsyn_output2='1'THENcount2<="11111110”;out2<='0'elsif(clk2'eventandclk2='1')thencount2<=count21;if(count2>pulse_data)thenout2<