南昌航空大學(xué)計(jì)算機(jī)組成原理試卷

1、姓一 單項(xiàng)選擇題1馮。諾依曼機(jī)工作方式的基本特點(diǎn)是（D）。-A多指令流單數(shù)據(jù)流B存儲(chǔ)器按內(nèi)部選擇地址-堆棧操作按地址訪問并順序執(zhí)行指令-2在 CPU中跟蹤指令后續(xù)地址的寄存器是（C）-A主存地址寄存器B指令寄存器 C 程序計(jì)數(shù)器D 狀態(tài)條件寄存器號(hào)學(xué)-下列數(shù)中最大的數(shù)為（B）。-（227） 8（101001） BCD（96） 16-2-雙端口存儲(chǔ)器（D）情況下會(huì)發(fā)生讀 / 寫沖突-左端口與右端口的地址碼不同左端口與右端口的數(shù)據(jù)碼不同-左端口與右端口的數(shù)據(jù)碼相同左端口與右端口的地址碼相同-級(jí)班c）在定點(diǎn)數(shù)運(yùn)算中產(chǎn)生溢出的原因是（參加運(yùn)算的操作數(shù)超出了機(jī)器的表示范圍運(yùn)算過程中最高位產(chǎn)生了進(jìn)位或借位

2、運(yùn)算的結(jié)果的操作數(shù)超出了機(jī)器的表示范圍寄存器的位數(shù)太少，不得不舍棄最低有效位存儲(chǔ)周期指（c）存儲(chǔ)器的寫入時(shí)間存儲(chǔ)器進(jìn)行連續(xù)寫操作所允許的最短時(shí)間間隔存儲(chǔ)器進(jìn)行連續(xù)讀和寫操作所允許的最短時(shí)間間隔存儲(chǔ)器的讀出時(shí)間7 單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)數(shù)常需采用（A）A隱含尋址方式B 間接尋址方式C 堆棧尋址方式 D 立即尋址方式8一個(gè) 8 位二進(jìn)制整數(shù)，采用補(bǔ)碼表示，且由3 個(gè)“ 1”和 5 個(gè)“ 0”組成，則最小值為（ C）。 -127 -3 -125 -329變址尋址方式中，操作數(shù)的有效地址等于（D）基址寄存器內(nèi)容加上形式地址（位移量）堆棧指示器內(nèi)容加上形

3、式地址程序計(jì)數(shù)器內(nèi)容加上形式地址變址寄存器內(nèi)容加上形式地址10下列幾項(xiàng)中，不符合指令系統(tǒng)的特點(diǎn)是（b）。A指令長度固定，指令種類少B尋址方式種類盡量減少，指令功能盡可能強(qiáng)C增加寄存器的數(shù)目，以盡量減少訪存次數(shù)D 選擇使用頻率最高的一些簡單指令，以及很有用但不復(fù)雜的指令11主存儲(chǔ)器和 CPU之間增加 cache 的目的是（ A）解決 CPU和主存之間的速度匹配問題擴(kuò)大 CPU通用寄存器的數(shù)量擴(kuò)大主存儲(chǔ)器的容量既擴(kuò)大主存儲(chǔ)器的容量又?jǐn)U大CPU通用寄存器的數(shù)量12計(jì)算機(jī)操作的最小時(shí)間單位是（D）A微指令周期B指令周期C CPU周期D 時(shí)鐘周期13指令周期是指（C）ACPU從主存取出一條指令的時(shí)間BC

4、PU執(zhí)行一條指令的時(shí)間CCPU從主存取出一條指令的時(shí)間加上CPU執(zhí)行這條指令的時(shí)間D時(shí)鐘周期時(shí)間14沒有硬盤存儲(chǔ)器的計(jì)算機(jī)監(jiān)控程序可以存放在（B）。 CPU FLASH RAM或 ROM RAM15下列部件中不屬于執(zhí)行部件的是（C）A運(yùn)算器B存儲(chǔ)器C控制器D外圍設(shè)備二填空題流水 CPU中的主要問題是 _資源 _相關(guān)、數(shù)據(jù)相關(guān)和控制相關(guān)， 為此需要采用相應(yīng)的技術(shù)對(duì)策半導(dǎo)體 SRAM靠 _觸發(fā)器 _ 存儲(chǔ)信息，半導(dǎo)體 DRAM則是靠電荷存儲(chǔ)器件。微程序控制器的核心部件是_控制存儲(chǔ)器_,它是一種只讀存儲(chǔ)器。衡量總線性能的重要指標(biāo)是_總線寬度 _。提高加法器運(yùn)算速度的關(guān)鍵是_并行 _ _。在機(jī)器的一個(gè)

5、 CPU周期中，一組實(shí)現(xiàn)一定操作功能的微命令的組合，構(gòu)成一條 _微指令 _ 。它是由操作控制和順序控制兩部分組成。動(dòng)態(tài)存儲(chǔ)器存儲(chǔ)的信息電荷是會(huì)泄露的，為此必須由外界按一定規(guī)律不斷進(jìn)行充電，我們把它稱之為 _刷新 _ 。在計(jì)算機(jī)術(shù)語中，將運(yùn)算器和控制器合在一起稱為CPU，而將 CPU和存儲(chǔ)器合在一起稱為 _主機(jī) _.使用 cache 是為了解決 _解決 CPU和主存之間的速度匹配問題_問題。總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個(gè)功能部件之間進(jìn)行數(shù)據(jù)傳送的_總線 _通道。三計(jì)算題1一臺(tái)計(jì)算機(jī)系統(tǒng)的內(nèi)存儲(chǔ)器由cache 和主存構(gòu)成， cache 的存取周期為50ns，主存的存取周期為210ns。已知

6、在一段給定的時(shí)間內(nèi)，CPU共訪問了 4800 次，其中 350次訪問主存。問：（ 1） cache 的命中率是多少？h=4450/4800=（ 2） CPU訪問內(nèi)存的平均時(shí)間是多少納秒？r =210/50=e =1/r+(1-r)h=（ 3） cache 主存系統(tǒng)的效率是多少？t =50/e=2已知X = 0.0101011， Y = 0.1101101，求X補(bǔ)，X 補(bǔ)， Y補(bǔ)， Y補(bǔ)，X 補(bǔ) + YX 補(bǔ)=補(bǔ) =？， X補(bǔ) Y補(bǔ) =？ X補(bǔ)=Y 補(bǔ)= Y補(bǔ)=X 補(bǔ)+ Y補(bǔ) =X 補(bǔ)Y 補(bǔ) =四 給出下表中尋址方式的有效地址E 的算法。序?qū)ぶ贩绞矫Q有效地址 E說明號(hào)1立即操作數(shù) =n其中立即

7、數(shù)為2寄存器尋址DXn3直接尋址WW為偏移量4基址尋址(BP)BP為基址寄存5基址 +偏移量尋址(BP)+W器6相對(duì)尋址(PC)+WSI 為變址寄存7基址 +變址 +偏移量(BP)+(S1)+W器8寄存器間接尋址(DX)PC程序計(jì)數(shù)器DX為通用寄存器五 下圖是 CPU結(jié)構(gòu)圖， 試完成圖中空白部分，說明這些功能部件的主要功能。最后簡單說明CPU的工作原理。（共 16 分）六 用 32K X 8 位的 EPROM芯片組成128K X 16 位的只讀存儲(chǔ)器，只讀存儲(chǔ)器加RAM共 1M。試問：（ 1）數(shù)據(jù)寄存器多少位？16（ 2）系統(tǒng)至少需要多少根地址線？17（3）共需要多少個(gè)EPROM芯片？(128*16)/(32*8)=8（4）畫出有關(guān)只讀存儲(chǔ)器部分的組成框圖。其中EPROM芯片除數(shù)據(jù)線、地址線外，還有CS片選信號(hào)、 R/W讀寫控制信號(hào)等信號(hào)線。 （前面 3 小題每題 3 分，后面