VerilogHDL簡(jiǎn)單計(jì)算器設(shè)計(jì)

1、目錄第一章設(shè)計(jì)目的及任務(wù)要求11.1設(shè)計(jì)目的11.2設(shè)計(jì)任務(wù)11.3課設(shè)要求1第二章設(shè)計(jì)思路12.1設(shè)計(jì)總體框圖12.2設(shè)計(jì)原理1計(jì)算其原理12.2.2數(shù)碼顯示原理22.2.3八位數(shù)碼管掃描的原理2第三章設(shè)計(jì)源程序及分析23.1計(jì)算器模塊2計(jì)算器源程序23.1.2計(jì)算器程序分析23.2數(shù)碼管顯示部分33.2.1數(shù)碼管顯示源程序33.2.2數(shù)碼管顯示程序分析43.3.2 3.3循環(huán)掃描模塊43.3.1循環(huán)掃描程序4循環(huán)程序分析53.4總程序及其分析5第四章時(shí)序仿真和結(jié)果驗(yàn)證84.1計(jì)算器時(shí)序仿真及其分析84.2數(shù)碼管時(shí)序仿真及分析84.3 總體時(shí)序仿真圖8結(jié)果驗(yàn)證8第五章心得體會(huì)9第一章設(shè)計(jì)目的

2、及任務(wù)要求1.1設(shè)計(jì)目的(1) 進(jìn)一步加強(qiáng)熟練EDAS礎(chǔ)知識(shí)。(2) 熟練掌握Quartus6.0軟件的使用以及用該軟件編程和仿真的全過(guò)程。(3) 培養(yǎng)獨(dú)立思考問(wèn)題，解決問(wèn)題的能力以及查閱相關(guān)資料和資料的正確使用能力，為明年的畢業(yè)設(shè)計(jì)打下良好的設(shè)計(jì)基礎(chǔ)。1.2設(shè)計(jì)任務(wù)設(shè)計(jì)一個(gè)簡(jiǎn)單計(jì)算器，輸入為8位二進(jìn)制數(shù)，分別用兩位數(shù)碼管顯示，輸出的計(jì)算結(jié)果為16位二進(jìn)制數(shù)，并用四位數(shù)碼管顯示，能夠?qū)崿F(xiàn)+、-、*、/四種運(yùn)算，其中除法的結(jié)果顯示分為商和余數(shù)兩部分，分別用兩位數(shù)碼管顯示。1.3課設(shè)要求(1) 說(shuō)明題目的設(shè)計(jì)原理和思路、采用方法及設(shè)計(jì)流程。(2) 系統(tǒng)框圖、Verilog語(yǔ)言設(shè)計(jì)程序或原理圖。(3

3、) 對(duì)各子模塊的功能以及各子模塊之間的關(guān)系做較詳細(xì)的描述。(4) 詳細(xì)說(shuō)明調(diào)試方法和調(diào)試過(guò)程。(5) 說(shuō)明測(cè)試結(jié)果：仿真時(shí)序圖和結(jié)果顯示圖，并對(duì)其進(jìn)行說(shuō)明和分析。第二章設(shè)計(jì)思路2.1設(shè)計(jì)總體框圖有分析可知，本次課程設(shè)計(jì)可以分成五個(gè)木塊來(lái)實(shí)現(xiàn)相應(yīng)的功能，分別是輸入模塊，計(jì)算模塊，掃描模塊，輸出模塊以及顯示模塊。圖一設(shè)計(jì)總體框圖2.2設(shè)計(jì)原理Verilog語(yǔ)言中可直接用運(yùn)算符+、2.2.1計(jì)算其原理*、/、來(lái)實(shí)現(xiàn)四則運(yùn)算，系統(tǒng)會(huì)根據(jù)程序自動(dòng)綜合出相應(yīng)的計(jì)算器。分別是加法器模塊，減法器模塊，乘法器模塊和除法器模塊，當(dāng)程序變得正確的話(huà)則各個(gè)程序會(huì)按照一定的步驟一步步的往下執(zhí)行的。2.2.2數(shù)碼顯示原理

4、7段數(shù)碼是純組合電路，通常的小規(guī)模專(zhuān)用IC,如74或4000系列的器件只能作十進(jìn)制BC咽譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿(mǎn)足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLM來(lái)實(shí)現(xiàn)。設(shè)計(jì)7段譯碼器，輸出信號(hào)LED7S的7位分別接如圖一數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S俞出為“1101101”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1;接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。注意，這里沒(méi)有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段ho共陰極七段數(shù)碼管的原理圖如下圖二所

5、示。圖二共陰極七段數(shù)碼管2.2.3八位數(shù)碼管掃描的原理圖三所示的是8位數(shù)碼掃描顯示電路，其中每個(gè)數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a都分別連在一起，8個(gè)數(shù)碼管分別由8個(gè)選通信號(hào)k1、k2、*8來(lái)選擇。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。如在某一時(shí)刻，k3為高電平，其余選通信號(hào)為低電平，這時(shí)僅k3對(duì)應(yīng)的數(shù)碼管顯示來(lái)自段信號(hào)端的數(shù)據(jù)，而其它7個(gè)數(shù)碼管呈現(xiàn)關(guān)閉狀態(tài)。根據(jù)這種電路狀況，如果希望在8個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得8個(gè)選通信號(hào)k1、k2-k8分別被單獨(dú)選通，并在此同時(shí)，在段信號(hào)輸入口加上希望在該對(duì)應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號(hào)的掃變，就能實(shí)現(xiàn)掃描顯示的目的。圖三8位數(shù)碼管顯

6、示驅(qū)動(dòng)電路掃描電路通過(guò)可調(diào)時(shí)鐘輸出片選地址SEL2.0。由SEL2.0通過(guò)3-8譯碼器決定了8位中的哪一位顯示，SEL2.0變化的快慢決定了掃描頻率f掃描的快慢。掃描頻率大于人眼的分辨率時(shí)，呈現(xiàn)出八個(gè)數(shù)碼管同時(shí)點(diǎn)亮。第三章設(shè)計(jì)源程序及分析3.1計(jì)算器模塊3.1.1計(jì)算器源程序mdulejsq(a,b,c,out);input7:0a,b;input1:0c;reg15:0outreg7:0out1,out2;always(a,b,c,out)case(c)2b00:out=a+b;2b01:out=a-b;2b10:out=a*b;2b11:beginout1=a/b;out2=a%b;out

7、=out1,out2;enddefault:;endcaseendmodule3.1.2計(jì)算器程序分析該模塊是本次設(shè)計(jì)的核心部分，用于實(shí)現(xiàn)四則運(yùn)算，兩位八位二進(jìn)制數(shù)a、b作為待計(jì)算的輸入，并輸入兩位二進(jìn)制數(shù)c作為計(jì)算功能選擇，00代表加法運(yùn)算、01代表減法運(yùn)算、10代表乘法運(yùn)算、11代表除法運(yùn)算。輸出16位二進(jìn)制數(shù)out位運(yùn)算結(jié)果。并在總體設(shè)計(jì)中把輸入、輸出端接到數(shù)碼管上。3.2數(shù)碼管顯示部分3.2.1數(shù)碼管顯示源程序moduleDECL7S(A,LED7S);input3:0A;output6:0LED7S;reg6:0LED7S;always(A)begincase(A)4b0000:LE

8、D7S=7b0111111;4b0001:LED7S=7b0000110;4b0010:LED7S=7b1011011;4b0011:LED7S=7b1001111;4b0100:LED7S=7b1100110;4b0101:LED7S=7b1101101;4b0110:LED7S=7b1111101;4b0111:LED7S=7b0000111;4b1000:LED7S=7b1111111;4b1001:LED7S=7b1101111;4b1010:LED7S=7b1110111;4b1011:LED7S=7b1111100;4b1100:LED7S=7b0111001;4b1101:LED

9、7S=7b1011110;4b1110:LED7S=7b1111001;4b1111:LED7S=7b1110001;endcaseendendmodule3.2.2數(shù)碼管顯示程序分析該模塊是整個(gè)設(shè)計(jì)中的顯示部分，是一個(gè)編碼器組合邏輯設(shè)計(jì)，每個(gè)數(shù)碼管可顯示十六進(jìn)制0至F,對(duì)應(yīng)4位二進(jìn)制數(shù)，因此輸入端a、b分別用兩個(gè)數(shù)碼管顯示，輸出out用四個(gè)數(shù)碼管顯示，該設(shè)計(jì)中需要八個(gè)同樣的數(shù)碼管顯示器，即。此模塊將在總程序中被調(diào)用八次。3.3循環(huán)掃描模塊3.3.1循環(huán)掃描程序modulexhsm(clk,rst,count,Dout);inputclk,rst;output6:0Dout;output2:0

10、count;reg6:0Dout;reg2:0count;always(posedgeclkornegedgerst)beginif(!rst)count=3b000;elseif(count=3b111)count=3b000;elsecount=count+3b001;endalways(posedgeclk)begincase(count)3b000:Dout=LED7S1;3b001:Dout=LED7S2;3b010:Dout=LED7S3;3b011:Dout=LED7S4;3b100:Dout=LED7S5;3b101:Dout=LED7S6;3b110:Dout=LED7S7;

11、3b111:Dout=LED7S8;endcaseendendmodule3.3.2循環(huán)程序分析該模塊是一個(gè)循環(huán)計(jì)數(shù)器，在時(shí)鐘和復(fù)位信號(hào)的控制下，從000111循環(huán)計(jì)數(shù)分別控制八個(gè)數(shù)碼管循環(huán)點(diǎn)亮，由于時(shí)鐘的頻率比較快，大于人眼的分辨率，所以顯示出八個(gè)數(shù)碼管同時(shí)點(diǎn)亮，即同時(shí)顯示計(jì)算器的輸入、輸出。3.4總程序及其分析modulejsq9(a,b,c,Dout,count,clk,rst);input7:0a,b;inputclk,rst;input1:0c;output6:0Dout;output2:0count;reg6:0Dout;reg2:0count;reg15:0out;reg6:0L

12、ED7S1,LED7S2,LED7S3,LED7S4,LED7S5,LED7S6,LED7S7,LED7S8;DECL7Su1(.A(a7:4),.LED7S(LED7S1);DECL7Su2(.A(a3:0),.LED7S(LED7S2);DECL7Su3(.A(b7:4),.LED7S(LED7S3);DECL7Su4(.A(b3:0),.LED7S(LED7S4);DECL7Su5(.A(out15:12),.LED7S(LED7S5);DECL7Su6(.A(out11:8),.LED7S(LED7S6);DECL7Su7(.A(out7:4),.LED7S(LED7S7);DECL7

13、Su8(.A(out3:0),.LED7S(LED7S8);reg7:0out1,out2;always(a,b,c,Dout,count,clk,rst)case(c)2b00:out=a+b;2b01:out=a-b;2b10:out=a*b;2b11:beginout1=a/b;out2=a%b;out=out1,out2;enddefault:;endcasealways(posedgeclkornegedgerst)beginif(!rst)count=3b000;elseif(count=3b111)count=3b000;elsecount=count+3b001;endalwa

14、ys(posedgeclk)begincase(count)3b000:Dout=LED7S1;3b001:Dout=LED7S2;3b010:Dout=LED7S3;3b011:Dout=LED7S4;3b100:Dout=LED7S5;3b101:Dout=LED7S6;3b110:Dout=LED7S7;3b111:Dout=LED7S8;endcaseendendmodulemoduleDECL7S(A,LED7S);input3:0A;output6:0LED7S;reg6:0LED7S;always(A)begincase(A)4b0000:LED7S=7b0111111;4b00

15、01:LED7S=7b0000110;4b0010:LED7S=7b1011011;4b0011:LED7S=7b1001111;4b0100:LED7S=7b1100110;4b0101:LED7S=7b1101101;4b0110:LED7S=7b1111101;4b0111:LED7S=7b0000111;4b1000:LED7S=7b1111111;4b1001:LED7S=7b1101111;4b1010:LED7S=7b1110111;4b1011:LED7S=7b1111100;4b1100:LED7S=7b0111001;4b1101:LED7S=7b1011110;4b111

16、0:LED7S=7b1111001;4b1111:LED7S=7b1110001;endcaseendendmodule該程序是本次設(shè)計(jì)的最終程序，主要是將以上三個(gè)模塊聯(lián)系起來(lái)。其中反復(fù)調(diào)用數(shù)碼管顯示模塊，將其與計(jì)算器模塊相連。其輸入A在u1中與計(jì)算器輸入a的高四位相連，輸出LED7SLED7S1相連，在硬件上實(shí)現(xiàn)用一個(gè)數(shù)碼管顯示輸入a的高四位，以此類(lèi)推u2模塊實(shí)現(xiàn)用數(shù)碼管顯示a的低四位，u3對(duì)應(yīng)b的高四位，u4對(duì)應(yīng)b的第四位，u5對(duì)應(yīng)out的高四位，u6對(duì)應(yīng)out次高四位，u7對(duì)應(yīng)out的次低四位，u8對(duì)應(yīng)out的低四位。循環(huán)計(jì)數(shù)器模塊，與八個(gè)數(shù)碼管顯示模塊相連，當(dāng)輸出count為某一確定時(shí)

17、，將不同數(shù)碼管的輸出賦給程序的總輸出Dout點(diǎn)亮相應(yīng)的數(shù)碼管，例如當(dāng)count=3b000時(shí)，LED7S1賦給Dout,此時(shí)試驗(yàn)箱是對(duì)應(yīng)輸入a的高四位的數(shù)碼管被點(diǎn)亮。通過(guò)以上連接該程序?qū)崿F(xiàn)了輸入為8位二進(jìn)制數(shù)，分別用兩位數(shù)碼管顯示，輸出的計(jì)算結(jié)果為16位二進(jìn)制數(shù)，并用四位數(shù)碼管顯示，能夠?qū)崿F(xiàn)+、-、*、/四種運(yùn)算，其中除法的結(jié)果顯示分為商和余數(shù)兩部分，分別用兩位數(shù)碼管顯示的設(shè)計(jì)要求。第四章時(shí)序仿真和結(jié)果驗(yàn)證4.1計(jì)算器時(shí)序仿真及其分析圖四計(jì)算器時(shí)序仿真圖如圖四所示為計(jì)算器的實(shí)序仿真圖，當(dāng)輸入a為00000001、b為00000001、c為01時(shí)輸出out為0000000000000000即1-

18、1=0;當(dāng)輸入a=00000010,b=00000010,c=10時(shí)輸出out=0000000000000100.即2*2=4，當(dāng)輸入a=00000011,b=00000011,c=11時(shí)輸出out1=00000001,out2=00000000，即3/3=1余數(shù)為0當(dāng)輸入a=00000100,b=00000100,c=00時(shí)輸出out=00001000即4+4=8.經(jīng)此驗(yàn)證分析證明此計(jì)算器計(jì)算準(zhǔn)確無(wú)誤。模塊設(shè)計(jì)成功。4.2數(shù)碼管時(shí)序仿真及分析圖五數(shù)碼管時(shí)序仿真圖如圖五所示為數(shù)碼管顯示器的時(shí)序仿真波形，當(dāng)輸入為0011時(shí)七段數(shù)碼管中abcdefg的高低電平分別為1111001即abcdg點(diǎn)亮顯

19、示數(shù)字3,當(dāng)輸入為0000時(shí)七段數(shù)碼管對(duì)應(yīng)顯示1111110即abcdef被點(diǎn)亮顯示數(shù)字0.經(jīng)驗(yàn)證其他數(shù)字顯示均正確，七段數(shù)碼管顯示器模塊設(shè)計(jì)仿真成功。4.3總體時(shí)序仿真圖圖六所示為整個(gè)設(shè)計(jì)的仿真波形圖，對(duì)其分析如下，首先分析最下邊三行的循環(huán)計(jì)數(shù)器部分，當(dāng)復(fù)位信號(hào)為0時(shí)count計(jì)為000當(dāng)復(fù)位為1每當(dāng)時(shí)鐘上升沿來(lái)臨時(shí)count加1,計(jì)滿(mǎn)后恢復(fù)000繼續(xù)循環(huán)，此部分驗(yàn)證成功。接下來(lái)看控制顯示部分，輸入a=00000000,b=00000000,c=00,當(dāng)count=000時(shí)顯示a的高四位0000,Dout=01111111，顯示數(shù)字0;正確。當(dāng)count=001時(shí)顯示a的低四位0000,Dout=01111111，顯示數(shù)字0,正確。經(jīng)驗(yàn)證，其他數(shù)碼管顯示與相應(yīng)的輸入也是一一對(duì)應(yīng)，因此時(shí)序仿真成功。圖六總體時(shí)序仿真圖4.4結(jié)果驗(yàn)證如下圖所示在試驗(yàn)箱中輸入a=00000010,b=00001100,c=00即顯示如下結(jié)果：02+0C=000E,即2+12=14,驗(yàn)證結(jié)果正確圖七結(jié)果驗(yàn)證圖第五章心得體會(huì)為期五天的EDA課程設(shè)計(jì)很快就結(jié)束了，原則上是必須獨(dú)立完成這次課程設(shè)計(jì)的，但是由于平時(shí)學(xué)習(xí)的理論知識(shí)不夠扎實(shí)，所以在課程設(shè)計(jì)環(huán)節(jié)遇到了很多困難。遇到困難不可怕