電子鐘課程設(shè)計(jì)報(bào)告數(shù)字鐘設(shè)計(jì)

1、題目：數(shù)字鐘設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)并掌握數(shù)字鐘的原理、設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容計(jì)數(shù)時(shí)鐘由模60秒計(jì)數(shù)器、模60分計(jì)數(shù)器、模24小時(shí)計(jì)數(shù)器、報(bào)時(shí)模塊、分、時(shí)校定模塊及輸出顯示模塊構(gòu)成。可以采用同步計(jì)數(shù)器或異步計(jì)數(shù)器設(shè)計(jì)方法。三、實(shí)驗(yàn)要求1. 計(jì)時(shí)范圍為0小時(shí)0分0秒至23小時(shí)59分59秒2. 采用6個(gè)8段數(shù)碼管分別顯示小時(shí)十位，小時(shí)個(gè)位、分鐘十位、分鐘個(gè)位、秒十位、秒個(gè)位。3. 整點(diǎn)報(bào)時(shí)，蜂鳴器響5聲，每秒1聲。4. 校時(shí)功能，能夠單獨(dú)校分、校時(shí)。用按鍵控制。5. 具有清零、啟動(dòng)/停止計(jì)數(shù)的功能。用按鍵控制。四、實(shí)驗(yàn)原理數(shù)字鐘的基本原理是采用時(shí)鐘源提供的頻率作為秒模塊的時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)秒模塊計(jì)數(shù)達(dá)到

2、59秒時(shí)為分模塊提供時(shí)鐘，該時(shí)鐘通過(guò)狀態(tài)選擇模塊送到分模塊，同理，分模塊向小時(shí)模塊提供時(shí)鐘時(shí)也是如此。整點(diǎn)報(bào)時(shí)模塊是利用分鐘向小時(shí)的進(jìn)位時(shí)鐘脈沖作為觸發(fā)源，利用秒的個(gè)位計(jì)時(shí)以及實(shí)驗(yàn)板提供的時(shí)鐘源頻率達(dá)到報(bào)時(shí)五秒的目的。譯碼顯示模塊則通過(guò)8421BCD碼與數(shù)碼管各段的關(guān)系進(jìn)行轉(zhuǎn)化，由于實(shí)驗(yàn)板不支持動(dòng)態(tài)掃描所以需在秒，分，時(shí)的個(gè)位與十位都添加譯碼顯示模塊。原理框圖如下： 時(shí)鐘源秒模塊分模塊狀態(tài)選擇模塊時(shí)模塊狀態(tài)選擇模塊暫停信號(hào)調(diào)分模塊塊數(shù)碼管數(shù)碼管數(shù)碼管報(bào)時(shí)模塊 五、模塊設(shè)計(jì)1、 秒計(jì)數(shù)模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_

3、logic_unsigned.all;entity second is port(clk,rst:in std_logic; enmin:out std_logic; shiwei:out std_logic_vector(3 downto 0); gewei:out std_logic_vector(3 downto 0);end entity second;architecture rtl of second issignal a,b:std_logic_vector(3 downto 0);signal c:std_logic_vector(7 downto 0); begin c=b&

4、a; process(clk,rst,c) begin if(rst=1)then a=0000; b=0000; enmin=0; elsif(clkevent and clk=1)then a=a+1; if(a=1001)then a=0000; b=b+1; if(b=0101)then benminenmin=null; end case; end process; gewei=a; shiwei=b;end architecture rtl;其模塊仿真圖為： 2、 分計(jì)數(shù)模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_

5、logic_unsigned.all;entity minute is port(clk,rst:in std_logic; enhour:out std_logic; mshiwei:out std_logic_vector(3 downto 0); mgewei:out std_logic_vector(3 downto 0);end entity minute;architecture rtl of minute issignal m,n:std_logic_vector(3 downto 0);signal c:std_logic_vector(7 downto 0); begin c

6、=n&m; process(clk,rst,c) begin if(rst=1)then m=0000; n=0000; enhour=0; elsif(clkevent and clk=1)then m=m+1; if(m=1001)then m=0000; n=n+1; end if; end if; if(c=01011001)then n=0000; menhourenhour=null; end case; end process; mgewei=m; mshiwei=n;end architecture rtl;其模塊仿真圖為： 3、 時(shí)計(jì)數(shù)模塊library ieee;use i

7、eee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port(clk,rst:in std_logic; hshiwei:out std_logic_vector(3 downto 0); hgewei:out std_logic_vector(3 downto 0);end entity hour;architecture rtl of hour issignal p,q:std_logic_vector(3 downto 0); begin process(clk,rst) begin if(rst=1

8、)then p=0000; q=0000; elsif(clkevent and clk=1)then p=p+1; if(p=1001)then p=0000; q=q+1; end if; end if; if(q=0010 and p=0100)then p=0000; q=0000; end if; end process; hgewei=p; hshiweiaaa=clk; end case;y=a;end process;end architecture rtl;其模塊仿真圖為： 5、 整點(diǎn)報(bào)時(shí)模塊library ieee;use ieee.std_logic_1164.all;u

9、se ieee.std_logic_unsigned.all;entity alert is port(clk:in std_logic; d:in std_logic_vector(3 downto 0); en:in std_logic; alarm:out std_logic);end entity alert;architecture rtl of alert is signal enalarm:std_logic; begin alarm=enalarm; process(clk,en,d) begin if(en=1)then enalarm=clk; end if; if(d=0

10、101)then enalarm=0; end if; end process;end architecture rtl;其模塊仿真圖為： 6、 譯碼顯示模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity deled isport(num: in std_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0);end entity deled;architecture rtl of deled isbegin le

11、d=1111110when num=0000else 0110000when num=0001else 1101101when num=0010else 1111001when num=0011else 0110011when num=0100else 1011011when num=0101else 1011111when num=0110else 1110000when num=0111else 1111111when num=1000else 1111011when num=1001else 1110111when num=1010else 0011111when num=1011else 1001110when num=1100else 0111101when num=1101else 1001111when num=1110else 1000111when num=1111;end architecture rtl;其模塊仿真圖為：