Altium信號完整性分析

1、Copyright 2006 Altium LimitedA L T I U M L I M I T E D信號完整性分析信號完整性分析Signal IntegrityBy Tonny.Ma Copyright 2006 Altium Limited2v一、信號完整性分析原理一、信號完整性分析原理v二、二、Altium Designer 6Altium Designer 6的的SISI分析工具分析工具v三、高速布線分析三、高速布線分析v四、討論和問答四、討論和問答主要內(nèi)容Copyright 2006 Altium Limited3一、信號完整性分析原理一、信號完整性分析原理 1.1.信號完整性

2、信號完整性 2.2.傳輸線理論傳輸線理論 3. 3.反射分析反射分析 4. 4.串?dāng)_分析串?dāng)_分析 5.5.電源分布系統(tǒng)電源分布系統(tǒng)二、二、Altium Designer 6Altium Designer 6的的SISI分析工具分析工具三、高速布線分析三、高速布線分析四、討論和問答四、討論和問答主要內(nèi)容Copyright 2006 Altium Limited4信號完整性分析定義信號完整性分析定義信號完整性是指信號在信號線上的質(zhì)量。信號具有良好的信號完整性 是指當(dāng)在需要的時候，具有所必需達到的電壓電平數(shù)值。具體主要包括串?dāng)_、反射、過沖與下沖、振蕩、信號延遲等。 反射反射(reflection)(

3、reflection) 反射和我們所熟悉的光經(jīng)過不連續(xù)的介質(zhì)時都會有部分能量反射回來一樣，就是信號在傳輸線上的回波現(xiàn)象。在高速的PCB中導(dǎo)線必須等效為傳輸線，按照傳輸線理論，如果源端與負(fù)載端具有相同的阻抗，反射就不會發(fā)生了。如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態(tài)，導(dǎo)致接收數(shù)據(jù)錯誤。一般布線的幾何形狀、不正確的線端接、布線策略、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素均會導(dǎo)致此類反射。Copyright 2006 Altium Limited5信號完整性分析定義信號完整性分析定義 串?dāng)_（串?dāng)_（crosstalkcrosstalk） 串?dāng)_是相鄰兩條信號線之間的不必要的耦合，信號線之間

4、的互感和互容引起線上的噪聲。因此也就把它分為感性串?dāng)_和容性串?dāng)_，分別引發(fā)耦合電流和耦合電壓。當(dāng)信號的邊沿速率低于lns時，串?dāng)_問題就應(yīng)該考慮了。如果信號線上有交變的信號電流通過時，會產(chǎn)生交變的磁場，處于磁場中的相鄰的信號線會感應(yīng)出信號電壓。一般PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及信號線的端接方式對串?dāng)_都有一定的影響。 過沖過沖(overshoot)(overshoot)和下沖和下沖(undershoot)(undershoot) 過沖是由于電路切換速度過快以及上面提到的反射所引起的信號跳變，也就是信號第一個峰值超過了峰值或谷值的設(shè)定電壓。下沖是指下一個谷值或峰值。過分的過沖

5、能夠引起保護二極管工作，導(dǎo)致過早地失效，嚴(yán)重的還會損壞器件。過分的下沖能夠引起假的時鐘或數(shù)據(jù)錯誤。它們可以通過增加適當(dāng)端接予以減少或消除。Copyright 2006 Altium Limited6信號完整性分析定義信號完整性分析定義 振鈴振鈴(ringing)(ringing) 振蕩的現(xiàn)象是反復(fù)出現(xiàn)過沖和下沖。信號的振鈴由傳輸線上過振蕩的現(xiàn)象是反復(fù)出現(xiàn)過沖和下沖。信號的振鈴由傳輸線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產(chǎn)生的，度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導(dǎo)致邏輯功能通常發(fā)生在邏輯電平門限附

6、近，多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂。振鈴由反射等多種因素引起的，振鈴可以通過適當(dāng)?shù)亩私踊蚴歉奈蓙y。振鈴由反射等多種因素引起的，振鈴可以通過適當(dāng)?shù)亩私踊蚴歉淖冏働CBPCB參數(shù)予以減小，但是不可能完全消除。參數(shù)予以減小，但是不可能完全消除。 信號延遲信號延遲(delay)(delay) 電路中只能按照規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導(dǎo)電路中只能按照規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導(dǎo)致時序和功能的混亂，在低速的系統(tǒng)中不會有問題，但是信號邊緣速率致時序和功能的混亂，在低速的系統(tǒng)中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的傳輸時間以及同步時間就會縮加快，時鐘速

7、率提高，信號在器件之間的傳輸時間以及同步時間就會縮短。驅(qū)動過載、走線過長都會引起延時。必須在越來越短的時間預(yù)算中短。驅(qū)動過載、走線過長都會引起延時。必須在越來越短的時間預(yù)算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜。要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜。 Copyright 2006 Altium Limited7一、信號完整性分析原理一、信號完整性分析原理 1.1.信號完整性信號完整性 2.2.傳輸線理論傳輸線理論 3. 3.反射分析反射分析 4. 4.串?dāng)_分析串?dāng)_分析 5.5.電源分布系統(tǒng)電源分布系統(tǒng)二、二、Altium Designer 6Altium D

8、esigner 6的的SISI分析工具分析工具三、高速布線分析三、高速布線分析四、討論和問答四、討論和問答主要內(nèi)容Copyright 2006 Altium Limited8傳輸線理論傳輸線理論1.什么時候必須作為傳輸線考慮？簡單的說，傳輸線是由兩條有一定長度的導(dǎo)線組成。如信號在走線上的傳輸時間大于電平跳變上升/下降時間的一半，則該走線判定為傳輸線。2.傳輸線的定義傳輸線由兩個具有一定長度的導(dǎo)體組成，一個導(dǎo)體用來發(fā)送信號，另一個用來接收信號(切記“回路”取代“地”的概念)。3.傳輸線模型傳輸線模型段由串聯(lián)電阻和電感、并聯(lián)電容組成 。Copyright 2006 Altium Limited9傳

9、輸線理論傳輸線理論）（LjRlZs)(11CjGlYZPPCopyright 2006 Altium Limited10傳輸線理論傳輸線理論LCd當(dāng)信號頻率很高 我們針對上述傳輸線模型分析得到如下3個結(jié)論：當(dāng)信號頻率100KHz時，傳輸線的特征阻抗為當(dāng)信號頻率100KHz時，傳輸線的單位長度傳輸延時為當(dāng)信號頻率100KHz時，傳輸線的單位長度損耗為CLZ02200GZZRCopyright 2006 Altium Limited11一、信號完整性分析原理一、信號完整性分析原理 1.1.信號完整性信號完整性 2.2.傳輸線理論傳輸線理論 3. 3.反射分析反射分析 4. 4.串?dāng)_分析串?dāng)_分析 5

10、.5.電源分布系統(tǒng)電源分布系統(tǒng)二、二、Altium Designer 6Altium Designer 6的的SISI分析工具分析工具三、高速布線分析三、高速布線分析四、討論和問答四、討論和問答主要內(nèi)容Copyright 2006 Altium Limited12反射分析反射分析 當(dāng)驅(qū)動器發(fā)射一個信號進入傳輸線時，信號的幅值取決于電壓、驅(qū)動器的內(nèi)阻和傳輸線的阻抗。驅(qū)動器端看到的初始電壓決定于內(nèi)阻和線阻抗的分壓。初始電壓Vi將沿著傳輸線傳播直到它到達終端。Vi的幅值決定于內(nèi)阻和線阻抗之間的分壓： Copyright 2006 Altium Limited13反射分析反射分析如果傳輸線末端終接的阻

11、抗正好和線的特征阻抗匹配時，幅值為Vi的信號端接到地，這樣電壓Vi將保持直到信號源再次轉(zhuǎn)變。這種情況下電壓Vi是直流穩(wěn)態(tài)值。否則，如果傳輸線的末端出現(xiàn)的阻抗不同于傳輸線特征阻抗，信號的一部分端接到地，而信號的剩余部分將沿著傳輸線向源頭端反射回去。反射系數(shù)決定了反射回去的信號數(shù)量，它被定義為給定節(jié)點上的反射電壓和入射電壓的比值。反射系數(shù)計算如下： Copyright 2006 Altium Limited14反射分析反射分析Copyright 2006 Altium Limited15反射分析反射分析Copyright 2006 Altium Limited16反射分析反射分析 為了最小化反射的

12、負(fù)面影響，通常采用的有效方法就是給傳輸線兩端終接一個等于特征阻抗的阻抗，并消除反射。 當(dāng)傳輸線源端設(shè)計成匹配于傳輸線特征阻抗時，總線被認(rèn)為是源端終接的。此時，因為反射系數(shù)為0，任何由于在線遠(yuǎn)端存在的阻抗不連續(xù)（如開路）所產(chǎn)生的反射將在其達到源端時被消除。 有多種方式實現(xiàn)這些終接方法。每種方法都有各自的優(yōu)點和缺點。端接類型相對成本信號時延功率耗費臨界參數(shù)特性串接方式低顯著低Rs=Z0=R0良好的DC噪聲并接方式低很小高R=Z0功耗太大Thevenin方式中很小高R=2 * Z0大功率CMOS二極管方式高很小低無極限過沖，振鈴RC方式中很小中R=Z0,C=20600pF帶寬阻礙Copyright

13、2006 Altium Limited17一、信號完整性分析原理一、信號完整性分析原理 1.1.信號完整性信號完整性 2.2.傳輸線理論傳輸線理論 3. 3.反射分析反射分析 4. 4.串?dāng)_分析串?dāng)_分析 5.5.電源分布系統(tǒng)電源分布系統(tǒng)二、二、Altium Designer 6Altium Designer 6的的SISI分析工具分析工具三、高速布線分析三、高速布線分析四、討論和問答四、討論和問答主要內(nèi)容Copyright 2006 Altium Limited18串?dāng)_分析串?dāng)_分析 串?dāng)_是由電磁耦合形成的，耦合分為容性耦合和感性耦合兩種。容性耦合是由于干擾源（Aggressor）上的電壓變化在

14、被干擾對象（Victim）上引起感應(yīng)電流從而導(dǎo)致的電磁干擾，而感性耦合則是由于干擾源上的電流變化產(chǎn)生的磁場在被干擾對象上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾。因此，信號在通過一導(dǎo)體時會在相鄰的導(dǎo)體上引起兩類不同的噪聲信號：容性耦合信號與感性耦合信號。Copyright 2006 Altium Limited19串?dāng)_分析串?dāng)_分析Copyright 2006 Altium Limited20串?dāng)_分析串?dāng)_分析串?dāng)_的大小與傳輸線的并行耦合長度L和間距P有關(guān)，耦合長度越短，間距越大，串?dāng)_就越小。 電流反向時的串?dāng)_要大于電流同向時的串?dāng)_。 隨著動態(tài)信號頻率的增加，靜態(tài)線上的串?dāng)_幅值也隨之增加，頻率越高，串?dāng)_幅值

15、增加得越快。 信號的上升/下降時間或邊沿變化（上升沿和下降沿）對串?dāng)_的影響很大，邊沿變化越快，串?dāng)_越大。PCB板層之間的電介質(zhì)層的厚度對串?dāng)_的影響很大，對于同一布線結(jié)構(gòu)，當(dāng)電介質(zhì)層的厚度增大一倍時，串?dāng)_明顯加大了，反之，當(dāng)電介質(zhì)層厚度減小時，串?dāng)_有明顯減小。對于同樣的電介質(zhì)層厚度，帶狀傳輸線的串?dāng)_要小于微帶傳輸線的串?dāng)_ 如果給動態(tài)線和靜態(tài)線端接電阻，使之待到阻抗匹配，即= ，就能有效抑制串?dāng)_。 Copyright 2006 Altium Limited21串?dāng)_分析串?dāng)_分析1.將兩條傳輸線之間的距離S增大到規(guī)則允許的最大情況。 2在設(shè)計目標(biāo)阻抗時，應(yīng)該盡量使導(dǎo)體靠近地平面（例如，最小化H）。使得

16、傳輸線可以緊密地與地平面進行耦合，這樣可以減少對臨近信號線的干擾。 3對于要求嚴(yán)格的網(wǎng)絡(luò)在系統(tǒng)設(shè)計允許時可以使用差分線技術(shù)，比如系統(tǒng)時鐘信號。 4如果相鄰層的傳輸線有較嚴(yán)重的耦合存在（如層和）時，走線時應(yīng)彼此正交。 5如果有可能，信號線應(yīng)該設(shè)計成帶狀線或埋式微帶線，以消除傳輸速度的變化。 6最小化信號間平行走線的長度。 7妥善布局，防止布線時出現(xiàn)擁擠。 8盡量使用上升邊沿慢的器件，但是使用此方法要非常小心，否則容易產(chǎn)生負(fù)面影響。 Copyright 2006 Altium Limited22一、信號完整性分析原理一、信號完整性分析原理 1.1.信號完整性信號完整性 2.2.傳輸線理論傳輸線理論

17、 3. 3.反射分析反射分析 4. 4.串?dāng)_分析串?dāng)_分析 5.5.電源分布系統(tǒng)電源分布系統(tǒng)二、二、Altium Designer 6Altium Designer 6的的SISI分析工具分析工具三、高速布線分析三、高速布線分析四、討論和問答四、討論和問答主要內(nèi)容Copyright 2006 Altium Limited23電源分布系統(tǒng)電源分布系統(tǒng)n電源分布系統(tǒng)Power Distribution System（PDS）n當(dāng)電源、地層之間存在足夠的去耦電容后，其交流阻抗極小，交流信號可以在任何一層上傳輸。換言之，對于交流信號而言，電源、地層是沒有區(qū)別的，可以統(tǒng)稱為平面（Plane）n平面（Pla

18、ne）為電流回路提供最低阻抗回路nPDS阻抗需要的電流百分?jǐn)?shù)）允許電壓波動的比率（電源電壓100PDSZCopyright 2006 Altium Limited24設(shè)計目標(biāo)為數(shù)字信號提供穩(wěn)定的電壓參考為邏輯電路提供低阻抗的接地連接為邏輯電路提供低阻抗的電源連接為電源和地提供低交流阻抗的通路公共通路阻抗I+-VNCopyright 2006 Altium Limited25設(shè)計目標(biāo) 為數(shù)字電路正常工作提供電源公共通路阻抗將產(chǎn)生電源和地電位差 XPSW = ESR + 2f ESL ESR電源分布系統(tǒng)寄生電阻。低頻或直流情況下，是造成電源電位差的主要原因。 ESL電源分布系統(tǒng)寄生電感。高頻情況下

19、，交變電流將在寄生電感上產(chǎn)生電源電位差，其幅度遠(yuǎn)大于寄生電阻的影響。Copyright 2006 Altium Limited26設(shè)計規(guī)則設(shè)計規(guī)則PDS必須為電路正常工作提供穩(wěn)定的、無噪聲的電壓和電流為數(shù)字信號提供穩(wěn)定的電壓參考對于每一個電路來說，PDS應(yīng)當(dāng)被視為獨立的、相互隔離的，以保證噪聲不能通過PDS耦合到其他電路電源、地平面（線）之間應(yīng)具有盡可能小的交流阻抗PDS必須為信號提供無干擾的回流通路電源、地平面應(yīng)同時具備空間電場的屏蔽作用盡可能采用平面設(shè)計，或保持電源和地線盡可能短和寬，避免“梳狀”地線“背靠背”的電源和地層設(shè)計，具有最小的PDS阻抗，并具備高頻去耦作用，能有效抑制高頻噪聲配

20、置足夠的、均勻分布的去耦電容在數(shù)模混合設(shè)計中，應(yīng)為數(shù)字電路和模擬電路分別提供獨立的PDS大量的不同邏輯電平、不同噪聲容限的電路（如TTL、ECL等）在混合設(shè)計中，應(yīng)為它們分別提供獨立的PDS不同的電源、地層應(yīng)相對隔離，不直接疊壓Copyright 2006 Altium Limited27疊層結(jié)構(gòu)疊層結(jié)構(gòu)疊層結(jié)構(gòu)的設(shè)計主要考慮以下因素穩(wěn)定、低噪聲、低交流阻抗的PDS傳輸線結(jié)構(gòu)要求傳輸線特性阻抗要求串?dāng)_噪聲抑制空間電磁干擾的吸收和屏蔽結(jié)構(gòu)對稱，防止變形在高速數(shù)字設(shè)計中的一般規(guī)則是電源層數(shù) + 地層數(shù) = 信號層數(shù)電源層和地層盡可能成對設(shè)計，并至少有一對是“背靠背”設(shè)計采用帶狀線結(jié)構(gòu)，關(guān)鍵信號傳輸

21、應(yīng)采用對稱帶狀線Copyright 2006 Altium Limited28電流回路n基本概念 所有電流必須有流回源的回路。該回路的產(chǎn)生會自動尋找最小阻抗的路徑。通常在具有電源/地層平面的PCB結(jié)構(gòu)中，會直接在信號線下方的平面上（電源或地）。該回流信號（電流）與原信號（電流）幅度相同、方向相反。20)/(11)(HDHIDiI0 信號總電流，AH 信號線到參考平面的距離，mD 觀測點到信號線中心的垂直距離，mi(D) 觀測點的回流電流密度，A/inCopyright 2006 Altium Limited29電流回路n環(huán)路面積 信號和回流信號通路構(gòu)成了一個閉合回路。隨著環(huán)路面積的增大，將產(chǎn)生

22、更多的差模輻射噪聲，且更易于受外界干擾的影響。V/m6 . 22RfIAEL）（A 環(huán)路面積，cm2IL 環(huán)路電流，Af 頻率，MHzR 觀測點到電場中心的距離，mCopyright 2006 Altium Limited30電流回路n參考平面的開槽 不適當(dāng)?shù)膮⒖计矫娴拈_槽，將增加信號的環(huán)路面積。參考平面的開槽DWCopyright 2006 Altium Limited31電流回路電流回路連接器的隔離盤 連接器在參考平面上不適當(dāng)?shù)母綦x盤，將增加信號的環(huán)路面積。Copyright 2006 Altium Limited32電流回路信號環(huán)路面積增加，將產(chǎn)生額外的感抗，減慢信號邊沿速率，并在臨近信

23、號線上產(chǎn)生互感串?dāng)_。)ln(5WDDL nH0/901022.2ZLTRL290102/9010)()(TTTrRLCLTr4.3（長線）（短線）0ZTLVVrcrosstalk（長線）2)(52. 1rcrosstalkTLCVV（短線）Copyright 2006 Altium Limited33去耦電容去耦電容去耦電容低頻大容量電容（bulk）高頻去耦電容多層陶瓷片式電容的材料選擇表面貼裝電容的布局和布線多層PCB中的平面電容埋入式電容Copyright 2006 Altium Limited34去耦電容去耦電容去耦作用去耦作用消除高頻開關(guān)電路產(chǎn)生的RF能量，為電路提供一個低阻抗本地直流

24、源完成去耦作用的前提，是保證在電源分布系統(tǒng)具有較低的交流阻抗Copyright 2006 Altium Limited35低頻大容量電容低頻大容量電容在所有的信號管腳開關(guān)同時處于最大的容性負(fù)載條件時，提供穩(wěn)定的直流電壓、電流通常選用大容量鉭電容，電壓額定值一般為電路額定工作電壓的2倍放置位置 時鐘電路附近 輸入/輸出連接處 大功耗電路附近 遠(yuǎn)離電源饋入點的位置Copyright 2006 Altium Limited36低頻大容量電容的選擇步驟PSWMAXPSWLXF2MAXPSWbypassXFC21n計算電路的最大交變電流（I）n給出電路所允許的最大電源電位差噪聲（ V）n計算電路所允許的

25、最大XMAX = V / In給出電源、地分布線的寄生電感LPSWn計算電源、地分布線的最高響應(yīng)頻率FPSWn計算去耦所需要的最小電容值Cbypassn根據(jù)去耦電容的引腳電感LC，計算其最高響應(yīng)頻率FbypassCMAXbypassLXF2Copyright 2006 Altium Limited37高頻去耦電容n高頻去耦電容為電路提供本地的低阻抗直流源n高頻去耦電容的阻抗必須小于XPSW自諧振頻率需抑制的時鐘諧波頻率提供電路瞬態(tài)工作能量+CLDCLPDSCbypass-Copyright 2006 Altium Limited38高頻去耦電容的選擇步驟rMAXkneeMAXtotTXFXL2

26、totCLLN MAXbypassparallelXFC21n計算系統(tǒng)在高頻下正常工作所能允許的電感Ltotn給出電容的引腳電感LCn計算并聯(lián)電容的數(shù)目Nn計算并聯(lián)電容值CParalleln計算每一個電容的值CelementCopyright 2006 Altium Limited39多層陶瓷片式電容的材料選擇多層陶瓷片式電容的材料選擇通常使用的材料有三種 NP0 X7R Z5UX7R是去耦應(yīng)用的最佳選擇 介電常數(shù)介于NP0和Z5U之間 相對于Z5U，具有較好的溫度和電壓系數(shù) 相對于NP0，具有較高的ESR和較差的溫度和電壓系數(shù) 相同的封裝下，電容值的范圍比NP0寬Copyright 2006

27、 Altium Limited40表面貼裝電容的布局和布線表面貼裝電容的布局和布線不同的布局，產(chǎn)生的寄生電感的數(shù)值相差很大應(yīng)采用較大的過孔電容焊盤到過孔的引線應(yīng)盡可能短和寬Copyright 2006 Altium Limited41多層多層PCBPCB中的平面電容中的平面電容多層PCB中直接相鄰（“背靠背”）的電源和地平面構(gòu)成了一個具有最小交流阻抗的平面電容平面電容具有最好的高頻特性drdACrplane225. 0A 平面重疊面積，in2d 間隔距離，inr 絕緣介質(zhì)的介電常數(shù)pF例如：當(dāng)采用FR-4材料（r=4.5) ， d=0.01 in時， Cplane= 100pF/in2Copy

28、right 2006 Altium Limited42埋入式電容原理埋入式電容原理C =0.225 x A xr dAPowerDielectricGroundd若若r = 90，則，則C = 5nf/in2Copyright 2006 Altium Limited43埋入式電容設(shè)計埋入式電容設(shè)計1 - Comp2 - Signal3 - Power4 - Ground5 - Signal6 - WireCORECORECap CORE6 Layer / 3 Core ConstructionCopyright 2006 Altium Limited44高速數(shù)字設(shè)計中典型的PDSCopyrig

29、ht 2006 Altium Limited45地電平抖動L1L2L3ICLRL芯片內(nèi)部電源PCB電源芯片內(nèi)部地PCB地n地電平抖動Ground Bounce（GB）nGB的起因Copyright 2006 Altium Limited46地電平抖動nGB現(xiàn)象Copyright 2006 Altium Limited47地電平抖動n抑制GB的一般方法n采用較小的封裝形式n采用適當(dāng)?shù)碾娫础⒌財?shù)目和合理布局n減小輸出電壓擺幅n限制同時同相轉(zhuǎn)換狀態(tài)的輸出單元數(shù)目n增加傳輸線的特性阻抗n減少容性負(fù)載n在輸出端串接阻尼電阻Copyright 2006 Altium Limited48一、信號完整性分析原

30、理一、信號完整性分析原理二、二、Altium Designer 6Altium Designer 6的的SISI分析工具分析工具三、高速布線分析三、高速布線分析四、討論和問答四、討論和問答主要內(nèi)容Copyright 2006 Altium Limited49Altium Designer的信號完整性分析的信號完整性分析Altium Designer的SI功能包含了布線前（即原理圖設(shè)計階段）及布線后（PCB版圖設(shè)計階段）兩部分SI分析功能；采用成熟的傳輸線計算方法，以及I/O緩沖宏模型IBIS(Input/Output buffer information specification)進行仿真。

31、基于快速反射和串?dāng)_模型，信號完整性分析器使用完全可靠的算法，從而能夠產(chǎn)生出準(zhǔn)確的仿真結(jié)果。布線前的阻抗特征計算和信號反射的信號完整性分析，用戶可以在原理圖環(huán)境下運行SI仿真功能，對電路潛在的信號完整性問題進行分析，如阻抗不匹配等因素。更全面的信號完整性分析是在布線后PCB版圖上完成的，它不僅能對傳輸線阻抗、信號反射和信號間串?dāng)_等多種設(shè)計中存在的信號完整性問題以圖形的方式進行分析，而且還能利用規(guī)則檢查發(fā)現(xiàn)信號完整性問題，同時，Altium Designer還提供一些有效的終端選項，來幫助您選擇最好的解決方案。Copyright 2006 Altium Limited50Altium Design

32、er的信號完整性分析的信號完整性分析如何在如何在Altium Designer內(nèi)進行信號完整性分析：內(nèi)進行信號完整性分析：1、仿真電路中需要至少一塊集成電路；2、器件的IBIS模型；3、在規(guī)則中必須設(shè)定電源網(wǎng)絡(luò)和地網(wǎng)絡(luò)；4、建立SI規(guī)則約束；5、層堆棧必須設(shè)置正確，電源平面必須連續(xù)；注意：不論是在PCB或是在原理圖環(huán)境下，進行信號完整性分析，設(shè)計文件必須在工程當(dāng)中，如果設(shè)計文件是作為Free Document出現(xiàn)的，則不能運行信號完整性分析。正確設(shè)置板層的厚度、Core和Prepreg等參數(shù)。Copyright 2006 Altium Limited51Altium Designer的信號完整

33、性分析的信號完整性分析布線前（即原理圖設(shè)計階段）布線前（即原理圖設(shè)計階段）SI分析概述分析概述- 用戶如需對項目原理圖設(shè)計進行SI仿真分析， Altium Designer要求必須建立一個工程項目名稱。在原理圖SI分析中，系統(tǒng)將采用在SI Setup Option對話框設(shè)置的傳輸線平均線長和特征阻抗值；仿真器也將直接采用規(guī)則設(shè)置中信號完整性規(guī)則約束，如激勵源和供電網(wǎng)絡(luò)等，同時，允許用戶直接在原理圖編輯環(huán)境下放置PCB Layout圖標(biāo)，直接對原理圖內(nèi)網(wǎng)絡(luò)定義規(guī)則約束。- 當(dāng)建立了必要的仿真模型后，在原理圖編輯環(huán)境的菜單中選擇Tools - Signal Integrity命令，運行仿真。Cop

34、yright 2006 Altium Limited52Altium Designer的信號完整性分析的信號完整性分析布線后（即布線后（即PCB版圖設(shè)計階段）版圖設(shè)計階段）SI分析概述分析概述- 用戶如需對項目PCB版圖設(shè)計進行SI仿真分析， Altium Designer要求必須在項目工程中建立相關(guān)的原理圖設(shè)計。此時，當(dāng)用戶在任何一個原理圖文檔下運行SI分析功能將與PCB版圖設(shè)計下允許SI分析功能得到相同的結(jié)果。- 當(dāng)建立了必要的仿真模型后，在PCB編輯環(huán)境的菜單中選擇Tools - Signal Integrity命令，運行仿真。- 當(dāng)遇到個別原理圖元器件符號并未放置在PCB版圖設(shè)計，用戶

35、可以利用Altium Designer提供的器件關(guān)聯(lián)功能，即菜單Project - Component Links命令；在PCB版圖設(shè)計SI分析中，未布線的網(wǎng)絡(luò)將采用曼哈頓（Manhattan）長度算法計算引腳間的傳輸線長度。Copyright 2006 Altium Limited53Altium Designer的信號完整性分析的信號完整性分析實例演示：一、在Altium Designer設(shè)計環(huán)境下，選擇FileOpen Project,選擇安裝目錄下Altium Designer 6ExamplesReference Design4 Port Serial Interface4 Port

36、 Serial Interface.Prjpcb，進入PCB編輯環(huán)境，圖2.圖2Copyright 2006 Altium Limited54Altium Designer的信號完整性分析的信號完整性分析選擇Design/Layer Stack Manager，配置好相應(yīng)的層后，選擇Impedance Calculation，配置板材的相應(yīng)參數(shù)如圖3所示，本例中為缺省值。圖 3Copyright 2006 Altium Limited55Altium Designer的信號完整性分析的信號完整性分析選擇Design/Rules選項，在Signal Integrity一欄設(shè)置相應(yīng)的參數(shù)，如圖4所

37、示。首先設(shè)置Signal Stimulus（信號激勵），右鍵點擊Signal Stimulus，選擇New rule，在新出現(xiàn)的Signal Stimulus界面下設(shè)置相應(yīng)的參數(shù)，本例為缺省值。圖 4Copyright 2006 Altium Limited56Altium Designer的信號完整性分析的信號完整性分析接下來設(shè)置電源和地網(wǎng)絡(luò)，右鍵點擊Supply Net，選擇New Rule，在新出現(xiàn)的Supplynets界面下，將Voltage設(shè)置為0如圖5所示，按相同方法再添加Rule，將Voltage設(shè)置為5。其余的參數(shù)按實際需要進行設(shè)置。最后點擊OK推出。圖 5Copyright

38、2006 Altium Limited57Altium Designer的信號完整性分析的信號完整性分析選擇ToolsSignal Integrity，在彈出的窗口中(圖6)選擇Model Assignments，就會進入模型配置的界面（圖7）。圖6Copyright 2006 Altium Limited58Altium Designer的信號完整性分析的信號完整性分析圖7Copyright 2006 Altium Limited59Altium Designer的信號完整性分析的信號完整性分析在圖4所示的模型配置界面下，能夠看到每個器件所對應(yīng)的信號完整性模型，并且每個器件都有相應(yīng)的狀態(tài)與之

39、對應(yīng)，關(guān)于這些狀態(tài)的解釋見圖8：圖8Copyright 2006 Altium Limited60Altium Designer的信號完整性分析的信號完整性分析修改器件模型的步驟如下：1、雙擊需要修改模型的器件（U1）的Status部分，彈出相應(yīng)的窗口如圖92、在Type選項中選擇器件的類型，3、在Technology選項中選擇相應(yīng)的驅(qū)動類型，4、也可以從外部導(dǎo)入與器件相關(guān)聯(lián)的IBIS模型，點擊 Import IBIS，選擇從器件廠商那里得到的IBIS 模型即可。5、模型設(shè)置完成后選擇OK，退出。Copyright 2006 Altium Limited61Altium Designer的信號

40、完整性分析的信號完整性分析圖9Copyright 2006 Altium Limited62Altium Designer的信號完整性分析的信號完整性分析二、在圖7所示的窗口，選擇左下角的Update Models in Schematic，將修改后的模型更新到原理圖中。三、在圖7所示的窗口，選擇右下角的Analyze Design，在彈出的窗口中（圖10）保留缺省值，然后點擊Analyze Design選項，系統(tǒng)開始進行分析。四、圖11為分析后的網(wǎng)絡(luò)狀態(tài)窗口，通過此窗口中左側(cè)部分可以看到網(wǎng)絡(luò)是否通過了相應(yīng)的規(guī)則，如過沖幅度等，通過右側(cè)的設(shè)置，可以以圖形的方式顯示過沖和串?dāng)_結(jié)果。選擇左側(cè)其中一

41、個網(wǎng)絡(luò)TXB，右鍵點擊，在下拉菜單中選擇Details，在彈出的如圖12所示的窗口中可以看到針對此網(wǎng)絡(luò)分析的詳細(xì)信息。Copyright 2006 Altium Limited63Altium Designer的信號完整性分析的信號完整性分析圖10Copyright 2006 Altium Limited64Altium Designer的信號完整性分析的信號完整性分析圖11Copyright 2006 Altium Limited65Altium Designer的信號完整性分析的信號完整性分析圖12Copyright 2006 Altium Limited66Altium Designer

42、的信號完整性分析的信號完整性分析五、下面以圖形的方式進行反射分析，雙擊需要分析的網(wǎng)絡(luò)TXB，將其導(dǎo)入到窗口的右側(cè)如圖13所示。圖13Copyright 2006 Altium Limited67Altium Designer的信號完整性分析的信號完整性分析選擇窗口右下角的Reflections，反射分析的波形結(jié)果將會顯示出來如圖14圖14Copyright 2006 Altium Limited68Altium Designer的信號完整性分析的信號完整性分析右鍵點擊TXB_U1.13_NoTerm,如圖15在彈出的列表中選擇Cursor A和Cursor B，然后可以利用它們來測量確切的參數(shù)

43、。測量結(jié)果在Sim Data窗口如圖16所示。圖15Copyright 2006 Altium Limited69Altium Designer的信號完整性分析的信號完整性分析圖16Copyright 2006 Altium Limited70Altium Designer的信號完整性分析的信號完整性分析六、返回到圖11所示的界面下，窗口右側(cè)給出了幾種端接的策略來減小反射所帶來的影響，選擇Serial Res如圖18所示，將最小值和最大值分別設(shè)置為25和125，選中Perform Sweep選項，在Sweep steps選項中填入10，然后，選擇Reflections，將會得到如圖19所示的分析波形。選擇一個滿足需求的波形，能夠看到此波形所對應(yīng)的阻值如圖17，最后根據(jù)此阻值選擇一個比較合適的電阻串接在PCB中相應(yīng)的網(wǎng)絡(luò)上即可。圖17Copyright 2006 Altium Limited71Altium Designer的信號完整性分析的信號完整性分析圖18Copyright 2006 Altium Limited72Altium Designer的信號完整性分析的信號完整性分析圖19Copyright 2006 Altium Limited73Altium Designer的信號完整性分析的信號完整