半導體存儲器與可

1、第八章第八章 半導體存儲器與可半導體存儲器與可 編程邏輯器件編程邏輯器件學習要點學習要點只讀存儲器（只讀存儲器（ROMROM）的工作原理）的工作原理隨機存儲器（隨機存儲器（RAMRAM）存儲器擴展存儲容量的連接方法存儲器擴展存儲容量的連接方法半導體存儲器的功能及分類半導體存儲器的功能及分類利用存儲器設計組合邏輯電路利用存儲器設計組合邏輯電路8.1 8.1 概述概述隨機存儲器（隨機存儲器（Random Access Memory RAM）半導體存儲器能存儲大量二值信息，是數(shù)字系統(tǒng)不半導體存儲器能存儲大量二值信息，是數(shù)字系統(tǒng)不可缺少的部分可缺少的部分.只讀存儲器（只讀存儲器（Read-Only M

2、emory ROM）種類種類:ROMROMv掩模掩模ROMv可編程可編程ROM：PROMv可擦除可編程可擦除可編程ROM：EPROM RAMRAMv靜態(tài)靜態(tài)RAM：SRAMv動態(tài)動態(tài)RAM：DRAM由制造工藝分：由制造工藝分：v雙極型雙極型vMOS型型8.2 8.2 隨機存儲器隨機存儲器RAMRAM8.2.1 8.2.1 靜態(tài)隨機存儲器靜態(tài)隨機存儲器RAMRAM電路結構地址輸入存儲矩陣行地址譯碼讀寫控制I/O地址譯碼器：行地址譯碼選出一行，列地址譯碼選出一列（或幾列）地址譯碼器：行地址譯碼選出一行，列地址譯碼選出一列（或幾列）列地址譯碼地址輸入CS R/WCSCS0 0 片選有效，可進行讀寫片

3、選有效，可進行讀寫R/wR/w1 1 執(zhí)行讀操作執(zhí)行讀操作R/wR/w0 0 執(zhí)行寫操作執(zhí)行寫操作2114RAM2114RAM（102410244 4位）位）8.3 8.3 只讀存儲器只讀存儲器ROMROM8.3.1 ROM8.3.1 ROM的結構與原理的結構與原理電路結構地址輸入存儲矩陣地址譯碼器輸出緩沖器數(shù)據(jù)輸出地址譯碼器：將輸出的地址代碼翻譯成相應的控制信號，把指地址譯碼器：將輸出的地址代碼翻譯成相應的控制信號，把指定單元選定單元選 出，其數(shù)據(jù)送輸出緩沖器出，其數(shù)據(jù)送輸出緩沖器輸出緩沖器輸出緩沖器v提高存儲器帶負載的能力提高存儲器帶負載的能力v實現(xiàn)輸出狀態(tài)三態(tài)控制，與系統(tǒng)總線連接實現(xiàn)輸出

4、狀態(tài)三態(tài)控制，與系統(tǒng)總線連接例例1: 2位地址輸入，位地址輸入，4位地址輸出，二極管存儲器位地址輸出，二極管存儲器A1A0：兩位地址代碼，能指定四個不同地址地址譯碼器：將四個地址譯成地址譯碼器：將四個地址譯成W0 W3四個高電平輸出信號四個高電平輸出信號W0 W1 W2 W3 0 10 00 01 11 01 00 01 10 01 11 10 00 01 10 00 00 01 10 00 00 00 00 0 A1 A0D3 D2 D1 D01 11 10 00 00 01 11 11 10 01 11 10 00 01 10 01 1存儲矩陣：二極管編碼器存儲矩陣：二極管編碼器 W0=1

5、 EN=0 W0=1 EN=0 W1=1 EN=0 W1=1 EN=0 W2=1 EN=0 W2=1 EN=0 W3=1 EN=0 W3=1 EN=0輸出緩沖器：提高帶負載能力輸出緩沖器：提高帶負載能力數(shù)據(jù)表為：數(shù)據(jù)表為：D3 D2 D1 D01 11 10 00 00 01 11 11 10 01 11 10 00 01 10 01 1 A1 A0 0 0 0 0 0 11 01 01 11 1位線地址線字線數(shù)據(jù)表為：D3 D2 D1 D01 11 10 00 00 01 11 1 1 10 01 11 1 0 00 01 10 01 1 W0=1 W0=1 W1=1W1=1 W2=1 W2

6、=1 W3=1 W3=1D3D2 D1D00 00 01 11 11 10 00 0 0 01 10 00 0 1 11 10 01 10 08.3.2 EPROM8.3.2 EPROM的實例的實例一、雪崩注入、雪崩注入MOSMOS管（管（FAMOSFAMOS）構成的）構成的EFROMEFROMFAMOSFAMOS結構圖結構圖注入：注入：在漏極和源極間加高反壓，漏極與在漏極和源極間加高反壓，漏極與襯底間的襯底間的PNPN結擊穿，其耗盡層的電結擊穿，其耗盡層的電子在強磁場中高速射出，一部分被子在強磁場中高速射出，一部分被浮置柵浮獲，此部分負電荷在浮置柵浮獲，此部分負電荷在DSDS間間負電壓去除后

7、無放電回路，得以保負電壓去除后無放電回路，得以保存。存。擦除：用紫外線或用紫外線或X X射線照射射線照射FAMOSFAMOS管，使管，使SiOSiO2 2層中產(chǎn)生電子空穴對，為浮置層中產(chǎn)生電子空穴對，為浮置柵的負電荷提供放電通道。柵的負電荷提供放電通道。FAMOS構成的存儲單元二、疊柵二、疊柵MOSMOS管（管（SIMOSSIMOS）構成的）構成的EPROMEPROMSIMOSSIMOS結構圖結構圖N N溝道增強型溝道增強型MOSMOS管管在控制柵在控制柵G Ge e上加正常高電平時，上加正常高電平時，能在漏能在漏- -源間構成導電通道，使源間構成導電通道，使SIMOSSIMOS導通導通電荷注

8、入后，需要在電荷注入后，需要在G Ge e上加更高上加更高壓才能形成導電溝道壓才能形成導電溝道VVTHTH提提高高在漏在漏- -源間加高電壓，使雪崩擊源間加高電壓，使雪崩擊穿，同時在穿，同時在G Ge e上加高壓正脈沖，上加高壓正脈沖，則在柵極電場作用下，一部分穿則在柵極電場作用下，一部分穿過過SiOSiO2 2到達浮置柵，形成注入電到達浮置柵，形成注入電荷。荷。iDVGSV VTHTH注入電荷前注入電荷后用用SIMOSSIMOS構成的構成的EPROMEPROM2562561 1位的位的EPROMEPROM，排成，排成16161616的矩陣的矩陣讀出時：讀出時：將地址低四位加到列地址譯碼將地址

9、低四位加到列地址譯碼器上，器上，B Bi i=1=1，選中一列。，選中一列。將地址高四位加到行地址譯碼將地址高四位加到行地址譯碼器上，器上，W Wi i=1=1，選中一行；，選中一行；ENEN0 0時，此位數(shù)據(jù)傳到時，此位數(shù)據(jù)傳到D D（已（已注入電荷的注入電荷的SIMOSSIMOS不通，為不通，為1 1；未注入電荷的未注入電荷的SIMOSSIMOS通，為通，為0 0。E E2 2PROMPROM快閃存儲器快閃存儲器其它其它PROM:PROM:8.3.3 ROM8.3.3 ROM應用應用沒使用前，全部數(shù)據(jù)為沒使用前，全部數(shù)據(jù)為1 1要存入要存入0 0：找到要輸入找到要輸入0 0的單元地址，的單

10、元地址，輸入地址代碼，使相應字輸入地址代碼，使相應字線輸出高電平線輸出高電平在相應位線上加高電壓脈在相應位線上加高電壓脈沖，使沖，使D DZ Z導通，大電流使熔導通，大電流使熔斷絲熔斷斷絲熔斷肖特基勢壘肖特基勢壘穩(wěn)壓二極管穩(wěn)壓二極管快速熔斷快速熔斷絲絲8.4 低密度可編程陣列邏輯低密度可編程陣列邏輯 8.4.1 PAL的基本電路結構的基本電路結構圖8.1 PAL基本結構AABBCC或陣列固定()與陣列可編()F2F1F0PAL的幾種輸出電路結構和反饋形式的幾種輸出電路結構和反饋形式 PAL具有多種輸出結構。組合邏輯常采用“專用輸出的基本門陣列結構”，其輸出結構如圖6.15所示。圖中, 若輸出部

11、分采用或非門輸出時，為低電平有效器件；若采用或門輸出時，為高電平有效器件。有的器件還用互補輸出的或門， 故稱為互補型輸出，這種輸出結構只適用于實現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8（10輸入，8輸出，高電平有效）、AL10L8(10輸入，8輸出，低電平有效)、PAL16C1（16輸入，1輸出，互補型)等。 圖圖8.2 專用輸出門陣列結構專用輸出門陣列結構輸入行FA PAL實現(xiàn)時序邏輯電路功能時，其輸出結構如圖實現(xiàn)時序邏輯電路功能時，其輸出結構如圖8.3所示，輸出部分采用了一個所示，輸出部分采用了一個D觸發(fā)器，其輸出通觸發(fā)器，其輸出通過選通三態(tài)緩沖器送到輸出端，構成時序邏輯電路。過選通

12、三態(tài)緩沖器送到輸出端，構成時序邏輯電路。ID QQOCCPQ 圖圖8.3 時序輸出結構時序輸出結構8.4.2 GAL 通用陣列邏輯GAL是Lattice 公司于1985年首先推出的新型可編程邏輯器件。GAL是PAL的第二代產(chǎn)品， 但它采用了ECMOS工藝，可編程的I/O結構，使之成為用戶可以重復修改芯片的邏輯功能，在不到 1 秒鐘時間內即可完成芯片的擦除及編程的邏輯器件， 按門陣列的可編程結構， GAL可分成兩大類： 一類是與PAL基本結構相似的普通型GAL器件,其與門陣列是可編程的， 或門陣列是固定連接的，如GAL16V8；另一類是與FPLA器件相類似的新一代GAL 器件， 其與門陣列及或門

13、陣列都是可編程的，如GAL39V18。 GALGAL的電路結構的電路結構 如圖如圖8.4所示是所示是GAL16V8的邏輯電路圖，它的邏輯電路圖，它有有16 個輸入引腳（其中八個為固定輸入引腳）個輸入引腳（其中八個為固定輸入引腳）和八個輸出引腳。其內部結構是由八和八個輸出引腳。其內部結構是由八個輸入緩沖器，八個輸出反饋個輸入緩沖器，八個輸出反饋/輸入緩沖器，八輸入緩沖器，八個輸出三態(tài)緩沖器，八個輸出邏輯宏單元個輸出三態(tài)緩沖器，八個輸出邏輯宏單元OLMC， 88個與門構成的與門陣列以及時鐘個與門構成的與門陣列以及時鐘和輸出選通信號輸入緩沖器等組成。和輸出選通信號輸入緩沖器等組成。 每個每個OLMC

14、中有四個多路開關中有四個多路開關MUX, FIMUX用于用于控制第一乘積項；控制第一乘積項；TSMUX用于選擇輸出三態(tài)緩沖器用于選擇輸出三態(tài)緩沖器的選通信號；的選通信號；FMUX決定反饋信號的來源；決定反饋信號的來源；OMUX用于選擇輸出信號是組合邏輯的還是寄存邏輯的。用于選擇輸出信號是組合邏輯的還是寄存邏輯的。多路開關狀態(tài)取決于結構控制字中的多路開關狀態(tài)取決于結構控制字中的AC0和和AC1（n）位的值。位的值。 例如，例如，TSMUX的控制信號是的控制信號是AC0和和AC1（n）, 當當AC0AC1(n)=11時，表示多路開關時，表示多路開關TSMUX的數(shù)據(jù)的數(shù)據(jù)輸入端輸入端11被選通，表示

15、三態(tài)門的選通信號是第一乘被選通，表示三態(tài)門的選通信號是第一乘積項。表積項。表6.4列出有關控制信號與列出有關控制信號與OLMC的的配置關系。 圖8.4GAL16V8邏輯圖2OLMC（ 19）CK1983OLMC（ 18）18164OLMC（ 17）17245OLMC（ 16）16326OLMC（ 15）15407OLMC（ 14）14488OLMC（ 13 E1008162431OLMC（ 12）圖8.5 OLMC內部結構來 自 與 門01QD反饋101101001110010001VCC來自鄰頂輸出(m)I/O(n)CKOECKOEOMUXFMUXTSMUXFIMU

16、XFPGA是現(xiàn)場可編程門陣列（ Field Programmable Gate Array ）的簡稱，80年代中期由美國Xilinx公司首先推出，是一種大規(guī)?？删幊虜?shù)字集成電路器件它能使用戶借助計算機自行設計自己需要的專用集成電路芯片，在計算機上進行功能仿真和實時仿真，及時發(fā)現(xiàn)問題，調整電路，改進設計方案8.6.1 FPGA簡介8.6 現(xiàn)場可編程陣列現(xiàn)場可編程陣列 FPGA 8.6.2 FPGA8.6.2 FPGA的基本機構的基本機構 1.CLB1.CLB：2.IOB2.IOB：分布于芯片中央，實現(xiàn)規(guī)模不大的組合、時序電路。分布于芯片四周，實現(xiàn)內部邏輯電路與芯片外部引腳的連接。3.IR3.IR

17、： 包括不同類型的金屬線、可編程的開關矩陣、可編程的連接點。圖8.7 FPGA的基本結構框圖4.SRAM:存放編程數(shù)據(jù)。圖圖 8.6 FPGA內內SRAM單元單元QQT讀讀/寫寫數(shù)據(jù)數(shù)據(jù)組態(tài)組態(tài)控制控制一、CLB和IOB 1.XC2000系列的CLB(1) 組合邏輯電路工作方式激勵信號 時鐘信號 CLK(同步)，或C、G(異步)。(2) 存儲電路(3) 控制電路電路組態(tài)；實現(xiàn)方法二、IR 1.金屬線(1)通用互連( General-Purpose Interconnect )(2)直接互連(Direct Interconnect)(3)(3)長線長線(Long Line)(Long Line)

18、2.開關矩陣(SM：Switching Matrices)3.可編程連接點(PIP：Programmable Interconnect Points)四變量的任意函數(shù)FGABCDQ(a) 四變量任意函數(shù)(b) 2個三變量任意函數(shù)三變量的任意函數(shù)FGABCDQ三變量的任意函數(shù)ABCDQ圖圖8.8 CLB8.8 CLB中組合邏輯電路的中組合邏輯電路的3 3種組態(tài)種組態(tài)(c) 五變量任意函數(shù)五變量任意函數(shù)三變量的任意函數(shù)FGABCDQ三變量的任意函數(shù)ACDQMUX(動態(tài)選擇兩個三變量函數(shù))8.7 8.7 可編程邏輯器件的應用可編程邏輯器件的應用8 8片片102410241 1位的位的RAMRAM，構成，構成102410248 8位的位的RAMRAM7.4.2 7.4.2 字擴展方式字擴展方式4 4片片2562568 8位的位的