數(shù)字電路第4章(5加法器)_2

1、第 四 章組合邏輯電路組合邏輯電路4.1 概述概述 4.2 組合邏輯電路的分析和設(shè)計組合邏輯電路的分析和設(shè)計 4.3 若干常用的組合邏輯電路若干常用的組合邏輯電路 4.4 組合邏輯電路中的競爭冒險現(xiàn)象組合邏輯電路中的競爭冒險現(xiàn)象 編碼器 譯碼器 數(shù)據(jù)選擇器（多路選擇器）、數(shù)據(jù)分配器 加法器加法器 數(shù)值比較器4.3 常用的組合邏輯電路 MSI組合部件具有功能強、兼容性好、體積小、功耗低、使用靈活等優(yōu)點，因此得到廣泛應(yīng)用。本節(jié)介紹幾種典型MSI組合邏輯部件的功能及應(yīng)用：加法器分類： 一位加法器一位加法器 多位加法器多位加法器 兩個二進制數(shù)的加、減、乘、除運算，在計算兩個二進制數(shù)的加、減、乘、除運算

2、，在計算機中都化為若干步加法運算進行機中都化為若干步加法運算進行. .因此，加法器是因此，加法器是構(gòu)成算術(shù)運算器的基本單元。構(gòu)成算術(shù)運算器的基本單元。一、一、1位加法器位加法器1.半加器半加器 半加器是只考慮兩個半加器是只考慮兩個1 1位二進制數(shù)相加，不考慮位二進制數(shù)相加，不考慮低位的進位。低位的進位。其真值表為：其真值表為：輸出端的邏輯式為輸出端的邏輯式為:輸輸 入入輸輸 出出A BSCO0 0000 1101 0101 101ABCOBABABAS邏輯電路及邏輯符號如圖所示邏輯電路及邏輯符號如圖所示:ABCOBABABAS邏輯電路邏輯電路邏輯符號邏輯符號2. 全加器全加器全加器除了加數(shù)和被

3、加數(shù)外，還全加器除了加數(shù)和被加數(shù)外，還要考慮要考慮低位的進位低位的進位。即。即:將對應(yīng)位將對應(yīng)位的加數(shù)的加數(shù)A，B和來自低位的進位和來自低位的進位CI三個數(shù)相加三個數(shù)相加,得到和得到和S、以及向高、以及向高位的進位位的進位CO. 真值表為真值表為:利用卡諾圖，采用合并利用卡諾圖，采用合并0的方的方法，輸出端的邏輯式為法，輸出端的邏輯式為: 輸輸 入入 輸輸 出出ABCI SCO000 00001 10010 10011 01100 10101 01110 01111 11)ICAICBBA(CO)IABCCIBACIBAICBA(S雙全加器雙全加器74LS183的內(nèi)部電路：的內(nèi)部電路：)()(

4、ICAICBBACOIABCCIBACIBAICBASS = (ABCI +ABCI + ABCI + ABCI ) = (ABCI +ABCI + ABCI +ABCI ) = (A B) CI + (A + B) CI = (A + B) CI + (A + B) CI = (A + B) CI = (A + B) + CI )BA(CIABACBCABCOII)BA(CIAB)BABA(CIABCBABCAABCOII全加器可由全加器可由兩個半加器兩個半加器和和一個或門一個或門組成：組成：)(BACIABCOCIBASABSCOCOCI（a）邏輯電路邏輯電路（b）邏輯符號邏輯符號ABCO

5、SCOCOCIABCOBABABAS半加器半加器的輸出函數(shù)：的輸出函數(shù)：全加器全加器的輸出函數(shù)：的輸出函數(shù)：二二 、多位加法器、多位加法器1.串行進位加法器（行波進位加法器）串行進位加法器（行波進位加法器） 下圖所示電路為下圖所示電路為4位全加器，由于低位的進位輸出接到位全加器，由于低位的進位輸出接到高位的進位輸入，故為串行進位加法器。高位的進位輸入，故為串行進位加法器。 兩個多位二進制數(shù)相加，必須利用全加器，兩個多位二進制數(shù)相加，必須利用全加器，1位二進制位二進制數(shù)相加用數(shù)相加用1個全加器，個全加器，n 位二進制數(shù)相加用位二進制數(shù)相加用n個全加器。只個全加器。只要要將低位的進位輸出將低位的進

6、位輸出CO接到高位的進位輸入接到高位的進位輸入CI。 串行進位加法器結(jié)構(gòu)簡單，但運算速度慢（串行進位加法器結(jié)構(gòu)簡單，但運算速度慢（每一每一位的相加結(jié)果都必須等到低位的進位產(chǎn)生以后才能建位的相加結(jié)果都必須等到低位的進位產(chǎn)生以后才能建立起來立起來,要經(jīng)過要經(jīng)過4級門的延遲時間級門的延遲時間）。應(yīng)用在對運算速）。應(yīng)用在對運算速度要求不高的場合。度要求不高的場合。iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(1輸出邏輯式為：輸出邏輯式為：2. 超前進位加法器超前進位加法器 為了提高速度，若使進位信號不逐級傳遞，而為了提高速度，若使進位信號不逐級傳遞，而是運算開始時，即可

7、得到各位的進位信號，采用這是運算開始時，即可得到各位的進位信號，采用這個原理構(gòu)成的加法器，就是超前進位（個原理構(gòu)成的加法器，就是超前進位（Carry Lookahead）加法器，也成快速進位（）加法器，也成快速進位（Fast carry）加）加法器。法器。1111110011101010100110110010100110000000COSCIBA輸輸 出出 輸輸 入入 由全加器真值表可知，由全加器真值表可知，高位的進位信號高位的進位信號CO的產(chǎn)生的產(chǎn)生是在兩種情況下：是在兩種情況下： 在在AB1； 在在A+B=1, 且且CI = 1。故向高位的進位信號為故向高位的進位信號為:iiiiiiCI

8、BABACO)()(設(shè)設(shè)GiAiBi為進位生成函數(shù)，為進位生成函數(shù)，Pi AiBi為進位傳遞函數(shù)，為進位傳遞函數(shù)，則上式可寫成則上式可寫成:0021012121122211111)()()()()(CIPPPPGPPPPGPPGPGCIPGPPGPGCIPGPGCIPGCOiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCIBAS)(和為：和為：iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(1COCOi 與與S Si 僅僅僅僅是輸入是輸入A Ai 、B Bi的函數(shù)的函數(shù)74LS283就是采用這種就是采用這種超前進位的原理構(gòu)成的超前進位的原理構(gòu)成

9、的4 位超前進位加法器，位超前進位加法器，其內(nèi)部電路如圖所示其內(nèi)部電路如圖所示超前進位加法器提高超前進位加法器提高了運算速度，但同時了運算速度，但同時增加了電路的復(fù)雜性，增加了電路的復(fù)雜性，而且位數(shù)越多，電路而且位數(shù)越多，電路就越復(fù)雜。就越復(fù)雜。超前進位加法器超前進位加法器：74LS283相加結(jié)果讀數(shù)相加結(jié)果讀數(shù)為為 C3S3S2S1S04 4位二進制加位二進制加數(shù)數(shù)B 輸入端輸入端 4 4位二進制加位二進制加數(shù)數(shù)A輸入端輸入端低位片進位輸入端低位片進位輸入端“本位和本位和”輸出輸出端端向高位片的向高位片的進位輸出進位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1

10、S0C374LS283邏輯符號邏輯符號三三 、用加法器設(shè)計組合邏輯電路、用加法器設(shè)計組合邏輯電路 全加器除了作二進制加法外，還可以做全加器除了作二進制加法外，還可以做乘法運乘法運算算、碼制變換碼制變換、及實現(xiàn)、及實現(xiàn)8421BCD碼的加法運算碼的加法運算等。等。 如果能將要產(chǎn)生的邏輯函數(shù)能化成如果能將要產(chǎn)生的邏輯函數(shù)能化成輸入變量與輸入變量與輸入變量相加，或者輸入變量與常量相加，輸入變量相加，或者輸入變量與常量相加，則用加則用加法器實現(xiàn)這樣邏輯功能的電路常常是比較簡單。法器實現(xiàn)這樣邏輯功能的電路常常是比較簡單。例例1: 試用一位全加器完成二進制乘法功能試用一位全加器完成二進制乘法功能以兩個兩位

11、二進制數(shù)相乘為例以兩個兩位二進制數(shù)相乘為例:A = A1 A0 B = B1 B0P = AB = A1A0 B1B0P0 = A0 B0P1 = A1 B0 + A0 B1P2 = A1 B1 + C1P3 = C2P P1 1不能用與或門實現(xiàn)，與或門不能用與或門實現(xiàn)，與或門不可能產(chǎn)生進位位。不可能產(chǎn)生進位位。C1 為為A1 B0 + A0 B1的進位位。的進位位。C2 為A1 B1 + C1的進位位。的進位位。A1A0B1B0A1B0A0B0A0B1A1B1C1C2+P0P1P2P3思考思考: :為什么片為什么片1 1的的Ci 、片、片2 2的的B 要接地要接地? ?P0 = A0 B0P

12、1 = A1 B0 + A0 B1P2 = A1 B1 + C1P3 = C20P0A0B1PA BCICO1A1B2PA BCICO3PC1 為為A1 B0 + A0 B1的進位位。的進位位。C2 為A1 B1 + C1的進位位。的進位位。例例2. 將將BCD的的8421碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼輸輸 入入輸輸 出出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所示，則解：其真值表如右表所示，則00110123 DCBAYYYY故實現(xiàn)的電

13、路如圖所示故實現(xiàn)的電路如圖所示例例3：采用四位全加器將：采用四位全加器將5421BCD碼轉(zhuǎn)換為碼轉(zhuǎn)換為2421碼碼解：其真值表如右表所示，則解：其真值表如右表所示，則故實現(xiàn)的電路如圖所示故實現(xiàn)的電路如圖所示00DD0123 DCBAYYYYD31112109842101100100010100101011101001001010100000000ABCD輸輸 出出（2421）輸輸 入入（5421）1100011111111011001111010010010010000000Y0Y1Y2Y3314151312114210例例4:用四位全加器實現(xiàn)兩個用四位全加器實現(xiàn)兩個8421BCD碼加法運算碼

14、加法運算解解: : 8421BCD 8421BCD碼是碼是4 4位二進制代碼組成，兩個位二進制代碼組成，兩個8421BCD8421BCD碼相碼相加所表示的加所表示的1 1位十進制相加之和只可能在位十進制相加之和只可能在0-19(=9+9+1)0-19(=9+9+1)之間之間。 兩位兩位84218421碼和的本位最高輸出只能是碼和的本位最高輸出只能是10011001，超過，超過10011001必須向高位進位。因此，不能直接用必須向高位進位。因此，不能直接用4 4位全加器實位全加器實現(xiàn)兩個現(xiàn)兩個84218421碼相加。碼相加。 需要分析需要分析“84218421碼相加碼相加” 和和 “二進制相加二

15、進制相加”的特的特點。點。十進制數(shù)十進制數(shù)84218421碼十進制數(shù)相加碼十進制數(shù)相加“和數(shù)和數(shù)”1011010010100001001110110010010100000000S1S2S3二進制數(shù)相加的二進制數(shù)相加的“和數(shù)和數(shù)”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100

16、010010010000000進位進位CoCo進位進位F F當當“和數(shù)和數(shù)”位于位于(0-9)(0-9)時，與兩個時，與兩個4 4位二進制相加結(jié)果相位二進制相加結(jié)果相同同 43+70 1 0 00 0 1 1+0 1 1 101110111是是8421BCD 8421BCD 碼的碼的7,7,結(jié)果正確。結(jié)果正確。0 1 1 00 1 1 1+1 1 0 11 1 0 10 1 1 0+0 0 1 11、67+31當當相加之和相加之和(10-15)(10-15)相加結(jié)果錯誤，需加相加結(jié)果錯誤，需加6 6修正修正。11011101在在8421BCD8421BCD碼中是非法碼。碼中是非法碼。產(chǎn)生進位，

17、產(chǎn)生進位，本位和正確。本位和正確。1 0 0 01 0 0 1+0 0 0 11、0 0 0 10 1 1 0+0 1 1 111、89+71 相加之和（相加之和（16-1916-19）產(chǎn)生進位，且結(jié)果錯誤，需加）產(chǎn)生進位，且結(jié)果錯誤，需加6 6修正修正本位和不是本位和不是7 7而是而是1,1,結(jié)果錯結(jié)果錯誤。誤。結(jié)果正確結(jié)果正確分析產(chǎn)生錯誤的原因：分析產(chǎn)生錯誤的原因：8421BCD8421BCD碼是逢十進一，四碼是逢十進一，四位二進制是逢十六進一，兩者進位關(guān)系不同，其中位二進制是逢十六進一，兩者進位關(guān)系不同，其中恰好相差恰好相差6,6,因此需加因此需加6 6修正。修正。 電路設(shè)計電路設(shè)計設(shè)計

18、兩個一位設(shè)計兩個一位8421BCD8421BCD碼加法電路應(yīng)由三部分組成。碼加法電路應(yīng)由三部分組成。1 1、實現(xiàn)兩個一位、實現(xiàn)兩個一位8421BCD8421BCD加法電路加法電路2 2、產(chǎn)生修正控制信號、產(chǎn)生修正控制信號 F F3 3、完成加、完成加 6 6 修正修正加加6 6修正修正結(jié)果正確結(jié)果正確加加0 0修正修正結(jié)果錯誤結(jié)果錯誤84218421輸入輸入84218421輸入輸入四四位位全全加加器器84218421輸出輸出四四位位全全加加器器修正控修正控制信號制信號 故修正電路應(yīng)含一個判故修正電路應(yīng)含一個判 9 電路，當和數(shù)大電路，當和數(shù)大于于9 時對結(jié)果加時對結(jié)果加0110，小于等于，小于

19、等于 9 時加時加0000。 十進制數(shù)十進制數(shù)84218421碼十進制數(shù)相加碼十進制數(shù)相加“和數(shù)和數(shù)”1011010010100001001110110010010100000000S1S2S3二進制數(shù)相加的二進制數(shù)相加的“和數(shù)和數(shù)”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000進位進位CoCo進位進位F F 修正信號修正信號F F應(yīng)在應(yīng)在有進位信號有進位信號C CO O產(chǎn)生產(chǎn)生、或、或兩個兩個8421BCD