集成開(kāi)發(fā)環(huán)境基礎(chǔ)

1、第三章 集成開(kāi)發(fā)環(huán)境基礎(chǔ)了解集成開(kāi)發(fā)環(huán)境安裝配置。掌握ISE工程開(kāi)發(fā)流程。ISE的安裝與配置ISE版本ISE 4.x，ISE 5.x已經(jīng)很少使用ISE 6.3testbench變?yōu)?v文件ISE 7.1.4面向中低端芯片，支持Virtex-4，支持中文注釋ISE 8.2較穩(wěn)定的集成開(kāi)發(fā)環(huán)境ISE 9.1軟件規(guī)模急劇增大ISE 10.x支持Virtex 5ISE 12.x，ISE 13.x支持Virtex 6，windows 7系統(tǒng)售價(jià)約3,000美元ISE 14.x支持Virtex 7ISE的安裝與配置ISE 簡(jiǎn)介XILINX公司的FPGA集成開(kāi)發(fā)環(huán)境；包 括 設(shè) 計(jì) 輸 入 、 仿 真 （

2、S i m u l a t e ） 、 綜 合（Synthesize）、布局布線（Place & Route）、生成BIT文件、配置、在線調(diào)試等功能；支持多種第三方工具：ModelSim，Synplify等；ISE用于FPGA邏輯設(shè)計(jì)開(kāi)發(fā)，如需使用XILINX芯片的PowerPC或MicroBlaze嵌入式處理器，則使用EDK工具。 ISE的安裝與配置ISE 7.1 的安裝與配置（后繼版本類似）檢查系統(tǒng)時(shí)間正常；三張光盤按順序安裝；安裝7.1.4的補(bǔ)丁，只有增加此補(bǔ)丁才可以支持Virtex 4系列芯片。ISE的安裝與配置按照提示安裝ISE的安裝與配置接受許可ISE的安裝與配置接受許可I

3、SE的安裝與配置接受許可ISE的安裝與配置輸入序列號(hào)ISE的安裝與配置安裝路徑不允許中文路徑ISE的安裝與配置默認(rèn)設(shè)置即可ISE的安裝與配置默認(rèn)設(shè)置即可ISE的安裝與配置確認(rèn)安裝ISE的安裝與配置后兩張光盤按照同樣的步驟安裝在同一目錄下。安裝補(bǔ)丁IP補(bǔ)丁為可選，解壓覆蓋即可按提示安裝即可。ISE的安裝與配置啟動(dòng) ，注意檢驗(yàn)啟動(dòng)提示版本是否為7.1.4ISE的安裝與配置正常啟動(dòng)界面ModelSim的安裝與配置ModelSim簡(jiǎn)介ISE中可直接調(diào)用ModelSim仿真，也可以獨(dú)立使用ModelSim進(jìn)行仿真。Mentor公司的HDL語(yǔ)言仿真軟件；唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿

4、真器；對(duì)SystemC直接支持，和HDL任意混合；支持SystemVerilog的設(shè)計(jì)功能； 分幾種不同的版本：SE、PE、LE和OEM：SE為最高級(jí)版本，支持PC、UNIX和LINUX混合平臺(tái)XE為Xilinx的OEM版本ModelSim的安裝與配置0102030405ModelSim for Windows常用版本6.1X 6.2X 5.xX已經(jīng)較少使用，仿真速度較慢；20,000美元6.0X X標(biāo)號(hào)為a, b, c, d 6.5X, 7.X,10.X支持Windows7及以上平臺(tái)注：1）各個(gè)二級(jí)版本號(hào)不同版本間仿真庫(kù)不通用； 2）功能和使用方法基本相同。ModelSim的安裝與配置以Mo

5、delSim 6.0D的安裝與配置為例注意：安裝前必須檢查系統(tǒng)時(shí)間是否正常，使用時(shí)不允許時(shí)間回調(diào)。ModelSim的安裝與配置選擇完整版安裝ModelSim的安裝與配置按提示安裝ModelSim的安裝與配置同樣不能安裝在中文路徑下ModelSim的安裝與配置安裝此步驟時(shí)一定要選“否”，否則后續(xù)無(wú)法完成，只能重新安裝。ModelSim的安裝與配置后續(xù)幾步可任意選擇ModelSim的安裝與配置License選擇Close，不要使用向?qū)桑藭r(shí)先不要運(yùn)行ModelSimModelSim的安裝與配置配置License檢查L(zhǎng)icense新建一個(gè)License目錄，例如 C:flexlm將license

6、.dat復(fù)制到此目錄下。注：早期版本需要配置系統(tǒng)環(huán)境變量，6.0以后版本不需要。啟動(dòng)ModelSimModelSim的安裝與配置啟動(dòng)成功界面ModelSim的安裝與配置前面只完成了軟件的安裝，SE版本不包含專門Xilinx FPGA的仿真庫(kù)；（XE版本包含）ModelSim仿真庫(kù)的配置需要手工編譯仿真庫(kù)，此過(guò)程較為復(fù)雜如果二級(jí)版本號(hào)相同（如6.0d和6.0e），可以直接從已配置好的系統(tǒng)中進(jìn)行復(fù)制，并進(jìn)行庫(kù)的映射先安裝ISE，才能進(jìn)行仿真庫(kù)的編譯ModelSim的安裝與配置2、創(chuàng)建仿真庫(kù)目錄將安裝目錄下的modelsim.ini文件的只讀屬性去掉，否則生成的仿真庫(kù)無(wú)法添加到配置文件中。1、修改配

7、置文件在安裝目錄下新建目錄 /Xilinx/Verilog 一個(gè)二級(jí)目錄（理論上目錄名稱和位置可以任意，映射正確即可）3、運(yùn)行ModelSim，設(shè)置庫(kù)路徑ModelSim的安裝與配置選擇所新建的目錄為仿真庫(kù)目錄ModelSim的安裝與配置下面以u(píng)nisims_ver為例，介紹編譯方法目標(biāo)是生成三個(gè)庫(kù)unisims_versimprims_verXilinxCoreLib_verModelSim的安裝與配置4、新建一個(gè)庫(kù)在workspace區(qū)域右鍵 New-LibraryModelSim的安裝與配置在對(duì)話框中輸入unisims_verModelSim的安裝與配置5、編譯unisims_ver庫(kù)注

8、意先選中unisims_ver，然后再Compile彈出窗口中Library名稱一定要改為unisims_verModelSim的安裝與配置源文件定位查找范圍選擇ISE的安裝目錄找到 /verilog/src 目錄所需要的三個(gè)庫(kù)ModelSim的安裝與配置打開(kāi)unisims文件夾這里是各種庫(kù)的Verilog源碼全選，進(jìn)行Compile（注意：實(shí)際不能這樣做）ModelSim的安裝與配置先選擇一半文件進(jìn)行編譯原因是全選導(dǎo)致命令行過(guò)長(zhǎng)溢出，ModelSim崩潰。全部完成后，點(diǎn)擊Done。ModelSim的安裝與配置6、編輯仿真庫(kù)選中unisims_ver，右鍵Edit映射物理仿真庫(kù)ModelSim

9、的安裝與配置此時(shí)打開(kāi)modelsim.ini文件可選步驟：絕對(duì)路徑修改為相對(duì)路徑D:/Modeltech_6.0/Xilinx/verilog/unisims_ver$MODEL_TECH/./Xilinx/verilog/unisims_verModelSim的安裝與配置按照同樣的步驟建立和配置其它兩個(gè)庫(kù)simprims_ver （文件較少，可以一次性編譯）XilinxCoreLib_ver （文件較多，分兩次編譯）ModelSim的安裝與配置在編譯庫(kù)過(guò)程中，如果重新啟動(dòng)ModelSim，工作路徑需要重新設(shè)置檢查根目錄下/Xilinx/verilog/ 是否包含三個(gè)仿真庫(kù)目錄注意事項(xiàng)Mode

10、lSim的安裝與配置7、與ISE進(jìn)行關(guān)聯(lián)啟動(dòng)ISE，關(guān)聯(lián)ModelSim，通常能自動(dòng)關(guān)聯(lián)Synplify的安裝與配置12345Synplicity公司針對(duì)FPGA和CPLD實(shí)現(xiàn)的邏輯綜合工具Synplicity在2004年的全球FPGA市場(chǎng)占有率以絕對(duì)領(lǐng)先的67自動(dòng)對(duì)關(guān)鍵路徑做Retiming，可以提高性能高達(dá)25%支持VHDL和Verilog的混合設(shè)計(jì)輸入，并支持網(wǎng)表*.edn文件的輸入Pipeline功能提高了乘法器和ROM的性能；有限狀態(tài)機(jī)優(yōu)化器可以自動(dòng)找到最優(yōu)的編碼方法Synplify簡(jiǎn)介Synplify的安裝與配置67Synplicity公司2008年被Synopsys公司收購(gòu)主要產(chǎn)

11、品系列：SynplifySynplify ProSynplify Premier Synplify DSP Synplify簡(jiǎn)介軟件規(guī)模也越來(lái)越龐大，綜合和調(diào)試能力越來(lái)越強(qiáng)。Synplify Pro 常用版本ISE中可直接調(diào)用Synplify Pro綜合，也可以獨(dú)立使用Synplify Pro進(jìn)行綜合。注：7.x和8.x在windows 7下可能無(wú)法正常使用。7.6Synplify的安裝與配置7.7.18.18.28.59.0.29.2.29.6.2適用Virtex-II 以之前產(chǎn)品適用Virtex-4201320142015適用Virtex-5適用Virtex-6、7Synplify的安裝與

12、配置以Synplify Pro 8.1的安裝與配置為例Synplify的安裝與配置不使用FLEXLM不能安裝在中文路徑下Synplify的安裝與配置License選擇Node-locked或者No ChangeLicense選擇方式十分重要Synplify的安裝與配置記錄環(huán)境變量有可能生成路徑不同Synplify的安裝與配置功能選擇Synplify Pro必選，其他可選。Synplify的安裝與配置Identify是可選工具，可以不安裝Synplify的安裝與配置執(zhí)行 readme.txt文件中的操作完成后運(yùn)行synplify pro 8.1，選擇YES，修改更新方式 Synplify的安裝與

13、配置與ISE關(guān)聯(lián)啟動(dòng)ISE，關(guān)聯(lián)Synplify Pro，通常能自動(dòng)關(guān)聯(lián)。ChipScope的安裝與配置可觀察FPGA內(nèi)部信號(hào)高版本的ISE集成ChipScope XILINX自有的一款軟件在線邏輯分析儀包括三個(gè)工具：ChipScope Pro Core InsertChipScope Pro Core GeneratorChipScope Pro AnalyzerChipScope簡(jiǎn)介ChipScope的安裝與配置必須安裝與ISE版本號(hào)一致的ChipScope，例如：ISE 7.1.4 需要配套安裝 ChipScope Pro 7.1.4。如果版本號(hào)不一致，Core Insert和Core

14、Generator無(wú)法使用；Analyzer只有下載功能，觀測(cè)調(diào)試功能可能失效。可直接安裝ChipScope_Pro_7_1_04i_pc.exe，不需要安裝原始的ChipScope_Pro_7_1i_pc.exe安裝過(guò)程較為簡(jiǎn)單，為便于管理，可安裝在ISE目錄下：如，C:XilinxChipScope_Pro_7_1iChipScope 的安裝以ChipScope Pro 7.1.4 的安裝與配置為例Synplify的安裝與配置檢查版本號(hào)安裝成功后ISE的Process View中會(huì)出現(xiàn)，與ISE的關(guān)聯(lián)與其他軟件類似。FPGA一般設(shè)計(jì)流程設(shè)計(jì)輸入功能仿真綜合實(shí)現(xiàn)與布局布線器件編程ISE項(xiàng)目開(kāi)

15、發(fā)基礎(chǔ)推薦使用板級(jí)仿真設(shè)計(jì)輸入電路功能設(shè)計(jì)綜合實(shí)現(xiàn)與布局布線器件編程功能（行為）仿真綜合后仿真靜態(tài)時(shí)序分析時(shí)序仿真與驗(yàn)證板級(jí)仿真與驗(yàn)證電路驗(yàn)證反標(biāo)注設(shè)計(jì)驗(yàn)證FPGA一般設(shè)計(jì)流程的另一種描述ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)（1）設(shè)計(jì)定義（2）HDL實(shí)現(xiàn)（3）功能仿真（4）邏輯綜合（5）前仿真（6）布局布線（8）后仿真（9）在系統(tǒng)測(cè)試（7）靜態(tài)時(shí)序分析邏輯仿真器邏輯綜合器邏輯仿真器FPGA廠家工具邏輯仿真器FPGA前期設(shè)計(jì)流程ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)NYNYNY設(shè)計(jì)輸入功能分析接口定義算法設(shè)計(jì)編碼實(shí)現(xiàn)功能驗(yàn)證綜合布線代碼改進(jìn)聯(lián)調(diào)成功后續(xù)實(shí)現(xiàn)流程ISE工程開(kāi)發(fā)基礎(chǔ)工程開(kāi)發(fā)實(shí)例：LED顯示控制源于FPGA開(kāi)發(fā)板的8個(gè)LE

16、D的顯示實(shí)驗(yàn)輸入：時(shí)鐘信號(hào)、復(fù)位信號(hào)輸出：控制8個(gè)LED的8位輸出信號(hào)、其他引腳控制信號(hào)功能描述：LED從左到右循環(huán)顯示LED從右到左循環(huán)顯示改變顯示頻率其它顯示順序后三個(gè)請(qǐng)自行設(shè)計(jì)實(shí)現(xiàn)！ISE工程開(kāi)發(fā)基礎(chǔ)啟動(dòng)ISE，創(chuàng)建一個(gè)新工程File-New Project必須英文路徑原理圖HDL代碼芯片系列特定芯片型號(hào)封裝類型速度等級(jí)頂層模塊類型綜合工具: XST或Synplify Pro仿真工具: ModelSim或ISE Simulator語(yǔ)言: Verilog或VHDLISE工程開(kāi)發(fā)基礎(chǔ)芯片選擇和工具選擇ISE工程開(kāi)發(fā)基礎(chǔ)創(chuàng)建工程資源文件，可稍后創(chuàng)建新文件ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)添加工程資源文件，可稍

17、后添加已有文件ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)工程基本信息ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)可隨時(shí)修改工程配置ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)頂層原理圖設(shè)計(jì)Project-New SourceSchematic描述頂層模塊中子模塊的端口連接ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)頂層原理圖設(shè)計(jì).sch文件ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)頂層HDL設(shè)計(jì)Project-New SourceVerilog Module端口定義可在此處聲明可以在文件中聲明ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)頂層HDL設(shè)計(jì)通常采用Module View視圖ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)頂層HDL設(shè)計(jì)產(chǎn)生模板空Module保留字為藍(lán)色原語(yǔ)為褐色條件編譯為紫色注釋為綠色I(xiàn)SE項(xiàng)目開(kāi)發(fā)基礎(chǔ)Process View簡(jiǎn)介單擊Module

18、 View中的源文件約束綜合生成配置文件實(shí)現(xiàn)在線邏輯分析儀ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)Process View簡(jiǎn)介只用于測(cè)試文件中所包含的模型時(shí)序約束直接文本編輯引腳約束面積約束RTL原理圖右鍵 綜合選項(xiàng)RTL原理圖綜合報(bào)告ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)Process View簡(jiǎn)介右鍵 翻譯選項(xiàng)右鍵右鍵 布局布線選項(xiàng)布局布線選項(xiàng)右鍵 映射選項(xiàng)右鍵右鍵 生成配置文件選項(xiàng)生成配置文件選項(xiàng)ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)代碼編寫仿真時(shí)延定義接口信號(hào)定義接口方向聲明接口類型聲明參數(shù)定義ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)代碼編寫定義內(nèi)部信號(hào)數(shù)據(jù)流描述ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)代碼編寫行為描述ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)代碼編寫行為描述關(guān)聯(lián)待測(cè)試模塊ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)創(chuàng)建仿

19、真文件Project-New SourceVerilog Test Fixture四種仿真功能ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)產(chǎn)生測(cè)試模板ISE項(xiàng)目開(kāi)發(fā)基礎(chǔ)添加仿真描述生成時(shí)鐘設(shè)置復(fù)位信號(hào)如果有其它輸入增加其輸入模型ModelSim仿真技術(shù)入門ISE中調(diào)用ModelSim保存所有設(shè)計(jì)文件單擊測(cè)試文件單擊Simulate Behavior ModelModelSim仿真技術(shù)入門010203語(yǔ)法檢查在ISE中修改設(shè)計(jì)文件關(guān)閉ModelSim，重新仿真參數(shù)TP錯(cuò)誤#TPModelSim仿真技術(shù)入門模塊關(guān)系所選中模塊信號(hào)表工作臺(tái)此時(shí)只有外部接口信號(hào)仿真波形ModelSim仿真技術(shù)入門最大化波形窗口右鍵-simula

20、te某些版本默認(rèn)不顯示仿真工具條Break 中止仿真Run 從當(dāng)前時(shí)刻開(kāi)始執(zhí)行一個(gè)仿真步長(zhǎng)Restart 清除波形下次從0時(shí)刻開(kāi)始Run All 從當(dāng)前時(shí)刻開(kāi)始一直執(zhí)行下去常用Restart和Run All的組合Cursor的設(shè)置和刪除所選中信號(hào)的跳變位置定位波形左右縮放Zoom full 當(dāng)前已仿真波形全屏ModelSim仿真技術(shù)入門工具欄常用按鈕簡(jiǎn)介ModelSim仿真技術(shù)入門外部信號(hào)仿真點(diǎn)擊全綠是由于信號(hào)過(guò)密觀察輸入激勵(lì)生成和輸出是否符合要求ModelSim仿真技術(shù)入門內(nèi)部信號(hào)仿真向波形中添加信號(hào)將整個(gè)模塊添加添加所需信號(hào)根據(jù)需要添加數(shù)量越多仿真越慢ModelSim仿真技術(shù)入門波形窗口編輯插入分隔線：便于分隔信號(hào)ModelSim仿真技術(shù)入門波形窗口編輯信號(hào)基數(shù)或編碼轉(zhuǎn)換Edit-Select All右鍵選擇Radix便于多位信號(hào)的觀測(cè)ModelSim仿真技術(shù)入門仿真測(cè)試文件使用ModelSim仿真技術(shù)入門仿真測(cè)試文件使用大約仿真125ms后看到LED_DATA輸出發(fā)生變化若觀測(cè)LED循環(huán)顯示過(guò)程，時(shí)間較長(zhǎng)反向調(diào)試錯(cuò)誤可能是源文件造成，也可能是仿真文件造成ModelSim仿真技術(shù)入門調(diào)試技術(shù)如果沒(méi)有