微電子學(xué)概論-第五章 集成電路設(shè)計(jì)

1、2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)1微電子學(xué)概論第五章 集成電路設(shè)計(jì)云南大學(xué)云南大學(xué) 物理系物理系陳英濤陳英濤2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)2引言引言n自集成電路自集成電路1959年發(fā)明以來(lái)，已歷經(jīng)小規(guī)模集成電路年發(fā)明以來(lái)，已歷經(jīng)小規(guī)模集成電路(SSI)、大規(guī)模集成電路、大規(guī)模集成電路(MSI)、超大規(guī)模集成電路、超大規(guī)模集成電路(VLSI)，現(xiàn)已進(jìn)入特大規(guī)模集成電路，現(xiàn)已進(jìn)入特大規(guī)模集成電路(ULSI)或巨大規(guī)或巨大規(guī)模集成電路模集成電路(GSI)時(shí)期。時(shí)期。n在此期間內(nèi)，芯片特征尺寸不斷縮小，集成密度不斷在此期間內(nèi)，芯

2、片特征尺寸不斷縮小，集成密度不斷提高，集成規(guī)模迅速增大。提高，集成規(guī)模迅速增大。n至今，至今，Intel公司的公司的 45 nm CMOS技術(shù)已進(jìn)入大規(guī)模生技術(shù)已進(jìn)入大規(guī)模生產(chǎn)制造階段，這意味著我們可以在單個(gè)芯片上集成數(shù)產(chǎn)制造階段，這意味著我們可以在單個(gè)芯片上集成數(shù)十億個(gè)的晶體管。十億個(gè)的晶體管。n因此，在實(shí)際討論集成電路的設(shè)計(jì)方法前，我們有必因此，在實(shí)際討論集成電路的設(shè)計(jì)方法前，我們有必要回歸幾個(gè)簡(jiǎn)單、基本的概念。要回歸幾個(gè)簡(jiǎn)單、基本的概念。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)3集成電路發(fā)展過(guò)程集成電路發(fā)展過(guò)程單個(gè)器件單個(gè)器件固體材料上制造固體材料上制造圓晶上

3、制造圓晶上制造更大的圓晶上制造更大的圓晶上制造2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)4從四晶體管從四晶體管/圓晶圓晶 百億個(gè)晶體管百億個(gè)晶體管/圓晶圓晶從第一個(gè)平面工藝到現(xiàn)在，我們已經(jīng)獲得了從第一個(gè)平面工藝到現(xiàn)在，我們已經(jīng)獲得了在一片圓晶上制造數(shù)百億個(gè)晶體管的能力。在一片圓晶上制造數(shù)百億個(gè)晶體管的能力。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)5摩爾定律“The number of transistors incorporated in a chip will approximately double every 24 months.”

4、Gordon Moore, Intel Co-founder2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)62022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)7新技術(shù)帶來(lái)的新挑戰(zhàn)新技術(shù)帶來(lái)的新挑戰(zhàn)n隨著集成電路制造隨著集成電路制造工藝工藝的不斷發(fā)展，集成度的提高，的不斷發(fā)展，集成度的提高，如何設(shè)計(jì)日益復(fù)雜的電路越來(lái)越為一種挑戰(zhàn)。如何設(shè)計(jì)日益復(fù)雜的電路越來(lái)越為一種挑戰(zhàn)。n激烈的激烈的市場(chǎng)競(jìng)爭(zhēng)市場(chǎng)競(jìng)爭(zhēng)和激進(jìn)的和激進(jìn)的技術(shù)革新技術(shù)革新迫使我們必須在盡迫使我們必須在盡可能保證設(shè)計(jì)正確性的同時(shí)，盡可能的降低設(shè)計(jì)可能保證設(shè)計(jì)正確性的同時(shí)，盡可能的降低設(shè)計(jì)成本成本，縮

5、短設(shè)計(jì)縮短設(shè)計(jì)周期周期，以提高產(chǎn)品的競(jìng)爭(zhēng)力。這給設(shè)計(jì)理論，以提高產(chǎn)品的競(jìng)爭(zhēng)力。這給設(shè)計(jì)理論和設(shè)計(jì)人員帶來(lái)了巨大的挑戰(zhàn)。和設(shè)計(jì)人員帶來(lái)了巨大的挑戰(zhàn)。n集成電路集成電路 = = 物理基礎(chǔ)物理基礎(chǔ) + + 制造工藝制造工藝 + + 電路設(shè)計(jì)。電路設(shè)計(jì)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)8已學(xué)知識(shí)已學(xué)知識(shí)n半導(dǎo)體物理和器件物理基礎(chǔ)半導(dǎo)體物理和器件物理基礎(chǔ)：q半導(dǎo)體特性與半導(dǎo)體特性與PN結(jié)的物理機(jī)制；結(jié)的物理機(jī)制；q雙極型晶體管；雙極型晶體管；qMOS場(chǎng)效應(yīng)晶體管。場(chǎng)效應(yīng)晶體管。n集成電路制造工藝集成電路制造工藝：q雙極型與雙極型與MOS晶體管工藝流程；晶體管工藝流程；

6、q光刻與刻蝕；光刻與刻蝕；q氧化、擴(kuò)散與離子注入；氧化、擴(kuò)散與離子注入；q化學(xué)氣相淀積；化學(xué)氣相淀積；q接觸與互連、封裝等。接觸與互連、封裝等。n大規(guī)模集成電路基礎(chǔ)大規(guī)模集成電路基礎(chǔ)2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)9本章內(nèi)容本章內(nèi)容n集成電路的設(shè)計(jì)特點(diǎn)與設(shè)計(jì)信息描述集成電路的設(shè)計(jì)特點(diǎn)與設(shè)計(jì)信息描述n集成電路的設(shè)計(jì)流程集成電路的設(shè)計(jì)流程n集成電路的設(shè)計(jì)規(guī)則和全定制方法集成電路的設(shè)計(jì)規(guī)則和全定制方法n專(zhuān)用集成電路的設(shè)計(jì)方法專(zhuān)用集成電路的設(shè)計(jì)方法n可測(cè)性設(shè)計(jì)技術(shù)可測(cè)性設(shè)計(jì)技術(shù)2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)10什么是集成電路？什

7、么是集成電路？n集成電路（集成電路（Integrated Circuit， IC)：q相對(duì)分立器件組成的電路而言，就是把組成電路的相對(duì)分立器件組成的電路而言，就是把組成電路的元件元件、器器件件以及相互間的以及相互間的連線連線放在單個(gè)芯片上，再把這個(gè)芯片放到管放在單個(gè)芯片上，再把這個(gè)芯片放到管殼中進(jìn)行殼中進(jìn)行封裝封裝，電路與外部的連接靠，電路與外部的連接靠引腳引腳完成。這樣形成的完成。這樣形成的一個(gè)一個(gè)微小型化微小型化的電路就稱(chēng)為集成電路。的電路就稱(chēng)為集成電路。Intel 4004 去除封蓋圖去除封蓋圖2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)11什么是集成電路設(shè)計(jì)？什

8、么是集成電路設(shè)計(jì)？n集成電路設(shè)計(jì)集成電路設(shè)計(jì)：也稱(chēng)芯片設(shè)計(jì)。：也稱(chēng)芯片設(shè)計(jì)。q根據(jù)電路功能和性能的根據(jù)電路功能和性能的要求要求；q正確選擇正確選擇系統(tǒng)系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則；規(guī)則；q盡量減小芯片面積，降低設(shè)計(jì)盡量減小芯片面積，降低設(shè)計(jì)成本成本，縮短設(shè)計(jì)周期；，縮短設(shè)計(jì)周期；q保證全局優(yōu)化，設(shè)計(jì)出保證全局優(yōu)化，設(shè)計(jì)出滿足要求滿足要求的集成電路。的集成電路。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)12什么是集成電路設(shè)計(jì)？什么是集成電路設(shè)計(jì)？n集成電路設(shè)計(jì)是一個(gè)高度需要集成電路設(shè)計(jì)是一個(gè)高度需要?jiǎng)?chuàng)新能力創(chuàng)新

9、能力的階段，的階段，按照不同的按照不同的要求要求，結(jié)合具體，結(jié)合具體系統(tǒng)系統(tǒng)，設(shè)計(jì)不同的，設(shè)計(jì)不同的電路電路。其中既有。其中既有人人的因素，也有的因素，也有物物的因素。的因素。n要成功的設(shè)計(jì)一個(gè)電路必須要求設(shè)計(jì)人員：要成功的設(shè)計(jì)一個(gè)電路必須要求設(shè)計(jì)人員：q具備良好的半導(dǎo)體具備良好的半導(dǎo)體物理基礎(chǔ)物理基礎(chǔ)；q熟悉集成電路熟悉集成電路制造工藝流程制造工藝流程；q掌握正確的掌握正確的設(shè)計(jì)方法設(shè)計(jì)方法和和設(shè)計(jì)流程設(shè)計(jì)流程。q掌握并能熟練使用各種掌握并能熟練使用各種計(jì)算機(jī)輔助設(shè)計(jì)工具計(jì)算機(jī)輔助設(shè)計(jì)工具。n計(jì)算機(jī)計(jì)算機(jī)作為一種輔助設(shè)計(jì)工具已經(jīng)滲入集成電作為一種輔助設(shè)計(jì)工具已經(jīng)滲入集成電路設(shè)計(jì)的方方面面，不

10、可分割。路設(shè)計(jì)的方方面面，不可分割。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)13模擬集成電路設(shè)計(jì)與數(shù)字集成電路設(shè)計(jì)模擬集成電路設(shè)計(jì)與數(shù)字集成電路設(shè)計(jì)n集成電路設(shè)計(jì)集成電路設(shè)計(jì)可以分為兩大類(lèi)：可以分為兩大類(lèi)：模擬模擬和和數(shù)字?jǐn)?shù)字。為了顯示這。為了顯示這兩種設(shè)計(jì)方法的特征，我們有必要首先定義模擬信號(hào)和數(shù)兩種設(shè)計(jì)方法的特征，我們有必要首先定義模擬信號(hào)和數(shù)字信號(hào)。字信號(hào)。n信號(hào)：信號(hào)：可以被認(rèn)為是電壓、電流或電荷等電量的可視值?？梢员徽J(rèn)為是電壓、電流或電荷等電量的可視值。n模擬信號(hào)模擬信號(hào)：定義為在：定義為在連續(xù)時(shí)間連續(xù)時(shí)間范圍內(nèi)，具有范圍內(nèi)，具有連續(xù)幅度連續(xù)幅度變化變化的

11、信號(hào)。的信號(hào)。n數(shù)字信號(hào)：數(shù)字信號(hào)：是指在一些是指在一些離散幅度值離散幅度值上有定義的信號(hào)，換句上有定義的信號(hào)，換句話說(shuō)，數(shù)字信號(hào)是一些話說(shuō)，數(shù)字信號(hào)是一些量化量化了的離散值。典型的數(shù)字信號(hào)了的離散值。典型的數(shù)字信號(hào)是只有兩種幅值定義的信號(hào)的是只有兩種幅值定義的信號(hào)的二進(jìn)制加權(quán)和二進(jìn)制加權(quán)和。1231230122222NNiNNNN iiDbbbbb2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)14模擬集成電路設(shè)計(jì)與數(shù)字集成電路設(shè)計(jì)模擬集成電路設(shè)計(jì)與數(shù)字集成電路設(shè)計(jì)n由于一個(gè)二進(jìn)制數(shù)取值僅為由于一個(gè)二進(jìn)制數(shù)取值僅為0或或1。因而，可以用只工。因而，可以用只工作在作在兩個(gè)穩(wěn)

12、定狀態(tài)兩個(gè)穩(wěn)定狀態(tài)的器件來(lái)實(shí)現(xiàn)數(shù)字電路。這導(dǎo)致了的器件來(lái)實(shí)現(xiàn)數(shù)字電路。這導(dǎo)致了很強(qiáng)的很強(qiáng)的規(guī)則性規(guī)則性，并可用，并可用代數(shù)方法描述電路代數(shù)方法描述電路的功能。的功能。n客觀來(lái)說(shuō)，客觀來(lái)說(shuō)，自然界自然界產(chǎn)生的信號(hào)，至少在宏觀上，是產(chǎn)生的信號(hào)，至少在宏觀上，是模模擬量擬量。如：麥克風(fēng)、數(shù)碼相機(jī)等。如：麥克風(fēng)、數(shù)碼相機(jī)等。n許多類(lèi)型的信號(hào)處理已轉(zhuǎn)移到許多類(lèi)型的信號(hào)處理已轉(zhuǎn)移到數(shù)字領(lǐng)域數(shù)字領(lǐng)域，但是在現(xiàn)代，但是在現(xiàn)代許多復(fù)雜高性能系統(tǒng)中，許多復(fù)雜高性能系統(tǒng)中，模擬電路從根本上已被證明模擬電路從根本上已被證明是必需的是必需的。n混合信號(hào)電路混合信號(hào)電路：在同一塊硅襯底上制作模擬和數(shù)字電：在同一塊硅襯底上

13、制作模擬和數(shù)字電路則被稱(chēng)作。路則被稱(chēng)作。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)15集成電路設(shè)計(jì)的基本過(guò)程和結(jié)果集成電路設(shè)計(jì)的基本過(guò)程和結(jié)果n對(duì)于一般數(shù)字電路設(shè)計(jì)，設(shè)計(jì)的基本過(guò)程主要包括：對(duì)于一般數(shù)字電路設(shè)計(jì)，設(shè)計(jì)的基本過(guò)程主要包括：q功能設(shè)計(jì)功能設(shè)計(jì)；q邏輯和電路設(shè)計(jì)邏輯和電路設(shè)計(jì)；q版圖設(shè)計(jì)版圖設(shè)計(jì)。n電路設(shè)計(jì)的最終輸出結(jié)果是電路設(shè)計(jì)的最終輸出結(jié)果是掩模版圖掩模版圖，通過(guò)制版和工，通過(guò)制版和工藝流片最終得到所需的集成電路，它是設(shè)計(jì)與制備之藝流片最終得到所需的集成電路，它是設(shè)計(jì)與制備之間的間的接口接口。n電路設(shè)計(jì)的成功與否通過(guò)電路設(shè)計(jì)的成功與否通過(guò)測(cè)試驗(yàn)證測(cè)試驗(yàn)證

14、及及系統(tǒng)應(yīng)用系統(tǒng)應(yīng)用來(lái)確定。來(lái)確定。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)16集成電路的設(shè)計(jì)特點(diǎn)集成電路的設(shè)計(jì)特點(diǎn)n電路設(shè)計(jì)電路設(shè)計(jì)：是為解決特定問(wèn)題構(gòu)思一個(gè)電路的：是為解決特定問(wèn)題構(gòu)思一個(gè)電路的創(chuàng)造性創(chuàng)造性過(guò)程過(guò)程。對(duì)電路進(jìn)行。對(duì)電路進(jìn)行分析分析和和比較比較能夠更好地理解設(shè)計(jì)。能夠更好地理解設(shè)計(jì)。n電路分析電路分析：q從電路出發(fā)，從電路出發(fā)，找出其特性的過(guò)程。分析過(guò)程的一個(gè)重要特點(diǎn)找出其特性的過(guò)程。分析過(guò)程的一個(gè)重要特點(diǎn)是是答案或特性的唯一性答案或特性的唯一性。q從要求的特性出發(fā)從要求的特性出發(fā)，找出滿足這些特性的電路。對(duì)設(shè)計(jì)來(lái)說(shuō)，找出滿足這些特性的電路。對(duì)設(shè)計(jì)

15、來(lái)說(shuō)，方案并不唯一方案并不唯一。（。（創(chuàng)造性的體現(xiàn)創(chuàng)造性的體現(xiàn)）n1.5電阻的設(shè)計(jì)電阻的設(shè)計(jì)q三個(gè)三個(gè)0.5 電阻串聯(lián)電阻串聯(lián)q二個(gè)二個(gè)1 電阻并聯(lián)后再和一個(gè)電阻并聯(lián)后再和一個(gè)1 電阻串聯(lián)。電阻串聯(lián)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)17集成電路的設(shè)計(jì)特點(diǎn)（與分立元件比較）集成電路的設(shè)計(jì)特點(diǎn)（與分立元件比較）n將將有源元件有源元件和和無(wú)源元件無(wú)源元件集成在同一個(gè)襯底上，集成在同一個(gè)襯底上，幾何尺寸幾何尺寸受設(shè)計(jì)者控制；受設(shè)計(jì)者控制；n對(duì)設(shè)計(jì)的對(duì)設(shè)計(jì)的正確性正確性更為嚴(yán)格，無(wú)法用電路試驗(yàn)板更為嚴(yán)格，無(wú)法用電路試驗(yàn)板驗(yàn)證，驗(yàn)證，使用計(jì)算機(jī)仿真使用計(jì)算機(jī)仿真；n設(shè)計(jì)

16、受設(shè)計(jì)受工藝水平工藝水平的約束；的約束；n引腳有限引腳有限，檢測(cè)困難；，檢測(cè)困難；n特有的布局、布線及特有的布局、布線及版圖設(shè)計(jì)版圖設(shè)計(jì)；n層次化層次化設(shè)計(jì)設(shè)計(jì)(Hierarchical Design)及及模塊化模塊化設(shè)設(shè)計(jì)計(jì)(modularization Design)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)18層次化及模塊化設(shè)計(jì)層次化及模塊化設(shè)計(jì)n是大規(guī)模、高難度、復(fù)雜系統(tǒng)的設(shè)計(jì)要求。是大規(guī)模、高難度、復(fù)雜系統(tǒng)的設(shè)計(jì)要求。n將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解分解為為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解復(fù)雜性較低的設(shè)計(jì)級(jí)

17、別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；到復(fù)雜性更低的設(shè)計(jì)級(jí)別；n這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)復(fù)雜性足夠低雜性足夠低，也就是說(shuō)，能相當(dāng)容易地，也就是說(shuō)，能相當(dāng)容易地由這一由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。n一般來(lái)說(shuō)，級(jí)別越高，抽象程度越高；級(jí)別越一般來(lái)說(shuō)，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體。低，細(xì)節(jié)越具體。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)19層次化設(shè)計(jì)中的層次與域?qū)哟位O(shè)計(jì)中的層次與域n域域：行為設(shè)計(jì)、結(jié)構(gòu)設(shè)計(jì)、物理設(shè)計(jì)三個(gè)方面。：行為設(shè)計(jì)、結(jié)構(gòu)設(shè)計(jì)、

18、物理設(shè)計(jì)三個(gè)方面。q行為域：行為域：集成電路的集成電路的功能功能。q結(jié)構(gòu)域：結(jié)構(gòu)域：集成電路的集成電路的邏輯和電路邏輯和電路。q物理域：物理域：集成電路光刻掩模版的集成電路光刻掩模版的幾何特性幾何特性和和物理特物理特 性性的具體實(shí)現(xiàn)。的具體實(shí)現(xiàn)。n層次：層次：可被認(rèn)為是不同的可被認(rèn)為是不同的抽象級(jí)別抽象級(jí)別。q模擬電路模擬電路：一般認(rèn)為有系統(tǒng)級(jí)、結(jié)構(gòu)級(jí)、晶體管級(jí)、：一般認(rèn)為有系統(tǒng)級(jí)、結(jié)構(gòu)級(jí)、晶體管級(jí)、器件物理級(jí)。器件物理級(jí)。q數(shù)字電路設(shè)計(jì)數(shù)字電路設(shè)計(jì)：本書(shū)中為系統(tǒng)級(jí)、算法級(jí)、寄存器：本書(shū)中為系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)（傳輸級(jí)（RTL）、邏輯級(jí)、電路級(jí)。）、邏輯級(jí)、電路級(jí)。2022-3-23微

19、電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)202022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)21內(nèi)部電場(chǎng)和電荷傳輸?shù)男袨閮?nèi)部電場(chǎng)和電荷傳輸?shù)男袨橐唤M器件的相互作用一組器件的相互作用幾個(gè)組成塊的功能幾個(gè)組成塊的功能系統(tǒng)性能系統(tǒng)性能設(shè)計(jì)者可以根據(jù)所設(shè)計(jì)者可以根據(jù)所關(guān)心的結(jié)果或感興關(guān)心的結(jié)果或感興趣的程度，在趣的程度，在各個(gè)各個(gè)級(jí)別級(jí)別中對(duì)一個(gè)復(fù)雜中對(duì)一個(gè)復(fù)雜電路進(jìn)行研究。電路進(jìn)行研究。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)22設(shè)計(jì)信息描述設(shè)計(jì)信息描述舉例：舉例： , , EDIF，CMOS與非門(mén)，反相器版圖。與非門(mén)，反相器版圖。 Zabab

20、集成電路設(shè)計(jì)集成電路設(shè)計(jì)：由：由高層次描述高層次描述向向低層次描述低層次描述展開(kāi)的過(guò)程。展開(kāi)的過(guò)程。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)23電子設(shè)計(jì)交換格式電子設(shè)計(jì)交換格式（Electronic Design Interchange Format, EDIF）nEDIFEDIF主要用于計(jì)算機(jī)處理，描述所有元件及主要用于計(jì)算機(jī)處理，描述所有元件及其連接關(guān)系。其連接關(guān)系。n19851985年的年的EDIF100EDIF100版本提供了門(mén)陣列、半導(dǎo)體版本提供了門(mén)陣列、半導(dǎo)體集成電路設(shè)計(jì)和布線自動(dòng)化交換信息的格式。集成電路設(shè)計(jì)和布線自動(dòng)化交換信息的格式。nEDIF200

21、EDIF200版本是不同版本是不同EDAEDA廠家之間交換設(shè)計(jì)數(shù)廠家之間交換設(shè)計(jì)數(shù)據(jù)的標(biāo)準(zhǔn)格式。據(jù)的標(biāo)準(zhǔn)格式。nEDIFEDIF格式解決的是用不同格式解決的是用不同EDAEDA廠家工具完成廠家工具完成設(shè)計(jì)的數(shù)據(jù)交流問(wèn)題。設(shè)計(jì)的數(shù)據(jù)交流問(wèn)題。 2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)24集成電路的設(shè)計(jì)流程集成電路的設(shè)計(jì)流程n本章我們著重介紹本章我們著重介紹數(shù)字電路數(shù)字電路的設(shè)計(jì)流程，但也的設(shè)計(jì)流程，但也對(duì)模擬電路的設(shè)計(jì)流程做一定介紹。對(duì)模擬電路的設(shè)計(jì)流程做一定介紹。n數(shù)字電路而言，一般采用數(shù)字電路而言，一般采用自頂向下自頂向下(top-down)的設(shè)計(jì)過(guò)程，主要包括三

22、個(gè)階段：的設(shè)計(jì)過(guò)程，主要包括三個(gè)階段：q功能設(shè)計(jì)（功能設(shè)計(jì)（Behavioral Design）q邏輯和電路設(shè)計(jì)（邏輯和電路設(shè)計(jì)（Logic and Circuit Design）q版圖設(shè)計(jì)（版圖設(shè)計(jì)（Physical Design）2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)25理想設(shè)計(jì)流程理想設(shè)計(jì)流程這是一種這是一種理想化理想化的設(shè)計(jì)的設(shè)計(jì)方式，可以直接從最高方式，可以直接從最高級(jí)的級(jí)的系統(tǒng)級(jí)描述系統(tǒng)級(jí)描述直接轉(zhuǎn)直接轉(zhuǎn)換為換為版圖設(shè)計(jì)版圖設(shè)計(jì)數(shù)據(jù)。但數(shù)據(jù)。但是由于是由于缺乏缺乏有效的有效的EDA工具，目前這種技術(shù)還工具，目前這種技術(shù)還很難直接實(shí)施。很難直接實(shí)施。硅編

23、譯器硅編譯器(silicon compiler)：可以從可以從算法級(jí)算法級(jí)或或RTL級(jí)級(jí)行行為描述直接得到版圖，具為描述直接得到版圖，具備實(shí)用性的工具依然很少。備實(shí)用性的工具依然很少。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)26典型的實(shí)際設(shè)計(jì)流程典型的實(shí)際設(shè)計(jì)流程n需要較多的需要較多的人工干預(yù)人工干預(yù)。n某些設(shè)計(jì)階段無(wú)某些設(shè)計(jì)階段無(wú)自動(dòng)設(shè)計(jì)自動(dòng)設(shè)計(jì)軟件支持，必須要通軟件支持，必須要通過(guò)過(guò)模擬模擬分析軟件完成設(shè)計(jì)。分析軟件完成設(shè)計(jì)。n各級(jí)設(shè)計(jì)需要各級(jí)設(shè)計(jì)需要驗(yàn)證驗(yàn)證。n通過(guò)通過(guò)統(tǒng)一的數(shù)據(jù)庫(kù)統(tǒng)一的數(shù)據(jù)庫(kù)管理，銜接各個(gè)設(shè)計(jì)階段。管理，銜接各個(gè)設(shè)計(jì)階段。2022-3-23微

24、電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)27典型設(shè)計(jì)流程及對(duì)應(yīng)軟件典型設(shè)計(jì)流程及對(duì)應(yīng)軟件2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)28系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì)n層次層次：是：是最高層次最高層次的設(shè)計(jì)。的設(shè)計(jì)。n目標(biāo)目標(biāo)：確定芯片的：確定芯片的設(shè)計(jì)要求設(shè)計(jì)要求，包括：功能、性能、尺，包括：功能、性能、尺寸、功耗等。寸、功耗等。n過(guò)程過(guò)程：功能塊：功能塊劃分劃分。n目的目的：實(shí)現(xiàn)芯片的：實(shí)現(xiàn)芯片的功能功能。n方法方法：主要在：主要在RTL級(jí)級(jí)進(jìn)行，依照設(shè)計(jì)要求，根據(jù)經(jīng)驗(yàn)，進(jìn)行，依照設(shè)計(jì)要求，根據(jù)經(jīng)驗(yàn)，使用使用RTL級(jí)行為級(jí)行為描述語(yǔ)言描述語(yǔ)言（VHDL、Veril

25、og等），對(duì)等），對(duì)功能塊功能塊和和相互關(guān)系相互關(guān)系進(jìn)行描述，通過(guò)進(jìn)行描述，通過(guò)RTL級(jí)級(jí)模擬檢驗(yàn)?zāi)M檢驗(yàn)正正確性，反復(fù)迭代，直到達(dá)到要求為止。確性，反復(fù)迭代，直到達(dá)到要求為止。n輸出輸出：語(yǔ)言或功能圖。：語(yǔ)言或功能圖。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)29功能塊劃分原則功能塊劃分原則n使功能塊之間的使功能塊之間的連線盡可能地少連線盡可能地少，接口清晰，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)獨(dú)立設(shè)計(jì)。n在功能塊最大規(guī)模的選擇時(shí)要考慮在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件設(shè)計(jì)軟件可可處理的設(shè)計(jì)級(jí)別。處理

26、的設(shè)計(jì)級(jí)別。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)30設(shè)計(jì)級(jí)別設(shè)計(jì)級(jí)別n算法級(jí)：算法級(jí)：q算法級(jí)綜合算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換：將算法級(jí)描述轉(zhuǎn)換 RTL級(jí)描述。級(jí)描述。n綜合：綜合：q通過(guò)附加一定的約束條件從高一級(jí)設(shè)計(jì)層次直接轉(zhuǎn)通過(guò)附加一定的約束條件從高一級(jí)設(shè)計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過(guò)程。換到低一級(jí)設(shè)計(jì)層次的過(guò)程。n邏輯級(jí)：邏輯級(jí)：q較小規(guī)模電路。較小規(guī)模電路。 2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)31系統(tǒng)功能設(shè)計(jì)中的軟件問(wèn)題系統(tǒng)功能設(shè)計(jì)中的軟件問(wèn)題n多目標(biāo)多約束條件優(yōu)化問(wèn)題。多目標(biāo)多約束條件優(yōu)化問(wèn)題。n無(wú)自動(dòng)設(shè)計(jì)軟件。無(wú)

27、自動(dòng)設(shè)計(jì)軟件。n仿真軟件：仿真軟件：VHDL、Verilog仿真器仿真器。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)32邏輯和電路設(shè)計(jì)邏輯和電路設(shè)計(jì)n邏輯和電路設(shè)計(jì)邏輯和電路設(shè)計(jì)：確定滿足一定：確定滿足一定邏輯或電路功邏輯或電路功能能的由的由邏輯或電路單元邏輯或電路單元組成的組成的邏輯或電路結(jié)構(gòu)邏輯或電路結(jié)構(gòu)。n輸出輸出：一般是：一般是網(wǎng)表網(wǎng)表和和邏輯圖邏輯圖或或電路圖電路圖。n對(duì)于數(shù)字電路設(shè)計(jì)對(duì)于數(shù)字電路設(shè)計(jì)：qRTL級(jí)描述級(jí)描述邏輯綜合軟件邏輯綜合軟件標(biāo)準(zhǔn)單元庫(kù)標(biāo)準(zhǔn)單元庫(kù)門(mén)級(jí)邏輯網(wǎng)表門(mén)級(jí)邏輯網(wǎng)表邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化。化。q設(shè)計(jì)

28、前應(yīng)先決定設(shè)計(jì)前應(yīng)先決定流片工藝流片工藝，然后決定與之對(duì)應(yīng)的單，然后決定與之對(duì)應(yīng)的單元庫(kù)。元庫(kù)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)332022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)34單元庫(kù)單元庫(kù)n單元庫(kù)單元庫(kù)：一組單元電路的：一組單元電路的集合集合。n經(jīng)過(guò)經(jīng)過(guò)優(yōu)化優(yōu)化設(shè)計(jì)，并通過(guò)設(shè)計(jì)設(shè)計(jì)，并通過(guò)設(shè)計(jì)規(guī)則檢查規(guī)則檢查和反復(fù)和反復(fù)工工藝模擬驗(yàn)證藝模擬驗(yàn)證，能正確反映所需的邏輯和電路，能正確反映所需的邏輯和電路功功能能以及以及性能性能。n適合于工藝制備，可達(dá)到最大的成品率。適合于工藝制備，可達(dá)到最大的成品率。n可由廠商提供，也可自行設(shè)計(jì)?？捎?/p>

29、廠商提供，也可自行設(shè)計(jì)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)35單元庫(kù)單元庫(kù)n電路實(shí)現(xiàn)電路實(shí)現(xiàn)：包括滿足電路性能要求的電路：包括滿足電路性能要求的電路結(jié)構(gòu)結(jié)構(gòu)和元件和元件參數(shù)參數(shù)，通過(guò)調(diào)用單元庫(kù)完成。，通過(guò)調(diào)用單元庫(kù)完成。n全定制電路全定制電路：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的己的單元庫(kù)單元庫(kù)。2

30、022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)36版圖設(shè)計(jì)版圖設(shè)計(jì)n版圖版圖：一組相互套合的：一組相互套合的圖形圖形，各層版圖相應(yīng)于，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。版圖與所采用的制備工藝緊密相關(guān)，應(yīng)表示。版圖與所采用的制備工藝緊密相關(guān)，應(yīng)先確定對(duì)應(yīng)的流片工藝。先確定對(duì)應(yīng)的流片工藝。n版圖設(shè)計(jì)版圖設(shè)計(jì)：根據(jù)邏輯與電路功能和性能要求以：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，是及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，是IC設(shè)計(jì)的設(shè)計(jì)的最終輸出最終輸出。2022-3-23微電子學(xué)概論微

31、電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)37版圖設(shè)計(jì)過(guò)程版圖設(shè)計(jì)過(guò)程n大多數(shù)大多數(shù)基于單元庫(kù)基于單元庫(kù)實(shí)現(xiàn)，實(shí)現(xiàn)，由底向上由底向上過(guò)程。過(guò)程。n 包括：包括：q布圖規(guī)劃（布圖規(guī)劃（Floorplanning）；）；q布局（布局（Placement）；）；q時(shí)鐘樹(shù)產(chǎn)生（時(shí)鐘樹(shù)產(chǎn)生（Clocktree Generation）；）；q布線（布線（Routing）。）。n功能塊功能塊布線規(guī)劃布線規(guī)劃布局布局生成時(shí)鐘生成時(shí)鐘樹(shù)樹(shù)布線。布線。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)38布圖規(guī)劃布圖規(guī)劃n布圖規(guī)劃布圖規(guī)劃：總體規(guī)劃：總體規(guī)劃布局布局，輸入是，輸入是層級(jí)網(wǎng)表層級(jí)網(wǎng)表，輸

32、出是輸出是物理描述物理描述，可被看作是邏輯描述到物理，可被看作是邏輯描述到物理描述的映射。描述的映射。n在一定約束在一定約束條件條件下對(duì)設(shè)計(jì)進(jìn)行下對(duì)設(shè)計(jì)進(jìn)行物理劃分物理劃分，初步，初步確定芯片面積和形狀、單元區(qū)位置、功能塊的確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對(duì)位置、面積形狀和相對(duì)位置、I/O位置，產(chǎn)生布線網(wǎng)位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布。格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)39布局與布線布局與布線n布局布局：將模塊安置在芯片的適當(dāng)：將模塊安置在芯片的適當(dāng)位置位置，滿足一，滿足一

33、定目標(biāo)函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)定目標(biāo)函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。量小。n布線布線：根據(jù)電路的連接關(guān)系（連接表）在指定：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）區(qū)域（面積、形狀、層次）百分之百百分之百完成連線。完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)40全定制芯片版圖全定制芯片版圖n一般

34、情況下，可由軟件一般情況下，可由軟件自自動(dòng)轉(zhuǎn)換動(dòng)轉(zhuǎn)換到版圖，也可人工到版圖，也可人工調(diào)整（規(guī)則芯片）。調(diào)整（規(guī)則芯片）。n全人工版圖設(shè)計(jì)全人工版圖設(shè)計(jì)：q人工布圖規(guī)劃；人工布圖規(guī)劃；q設(shè)計(jì)基本單元，確定單元外設(shè)計(jì)基本單元，確定單元外部連接；部連接；q人工布局布線，人工布局布線，由底向上，由底向上，從小功能塊到大功能塊從小功能塊到大功能塊；q構(gòu)成低級(jí)別功能塊，組合高構(gòu)成低級(jí)別功能塊，組合高級(jí)別功能塊；級(jí)別功能塊；q按布圖規(guī)劃組裝調(diào)整。按布圖規(guī)劃組裝調(diào)整。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)41版圖驗(yàn)證與檢查版圖驗(yàn)證與檢查n幾何設(shè)計(jì)規(guī)則檢查（幾何設(shè)計(jì)規(guī)則檢查（Des

35、ign Rule Check, DRC）n電學(xué)規(guī)則檢查（電學(xué)規(guī)則檢查（Electrical Rule Check, ERC）n版圖版圖&原理圖一致性檢查（原理圖一致性檢查（Layout Versus Schematic, LVS）后仿真后仿真（Post Simualtion）n后仿真（后仿真（Post Simualtion）：提取實(shí)際版圖參：提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生參數(shù)的器件級(jí)網(wǎng)數(shù)、電阻、電容，生成帶寄生參數(shù)的器件級(jí)網(wǎng)表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等，產(chǎn)設(shè)計(jì)出的電路功能的正確性和時(shí)序性能

36、等，產(chǎn)生測(cè)試向量。生測(cè)試向量。q后仿真主要考慮后仿真主要考慮寄生參數(shù)寄生參數(shù)的影響，尤其是的影響，尤其是傳輸線延傳輸線延遲遲的影響。的影響。q反復(fù)反復(fù)迭代迭代上述過(guò)程，直到滿足設(shè)計(jì)要求為止。上述過(guò)程，直到滿足設(shè)計(jì)要求為止。q已有成熟的已有成熟的CAD工具用于版圖編輯、人機(jī)交互式布工具用于版圖編輯、人機(jī)交互式布局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證。局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)422022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)43實(shí)際設(shè)計(jì)流程圖實(shí)際設(shè)計(jì)流程圖2022-3-23微電子學(xué)概論微電子學(xué)

37、概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)44模擬電路設(shè)計(jì)模擬電路設(shè)計(jì)n缺乏成熟的綜合軟件，缺乏成熟的綜合軟件，主要依靠設(shè)計(jì)人員主要依靠設(shè)計(jì)人員經(jīng)驗(yàn)經(jīng)驗(yàn)和仿真和仿真，采用全定制的，采用全定制的方法進(jìn)行設(shè)計(jì)。方法進(jìn)行設(shè)計(jì)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)45IC設(shè)計(jì)流程視具體系統(tǒng)而定設(shè)計(jì)流程視具體系統(tǒng)而定n隨著隨著 IC CAD系統(tǒng)的發(fā)展，系統(tǒng)的發(fā)展，IC設(shè)計(jì)更側(cè)重設(shè)計(jì)更側(cè)重系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)。n正向設(shè)計(jì)，逆向設(shè)計(jì)正向設(shè)計(jì)，逆向設(shè)計(jì)n SOC：IP（Intelligent Proprietary） 庫(kù)庫(kù)(優(yōu)化設(shè)計(jì)優(yōu)化設(shè)計(jì))q軟核軟核：行為級(jí)描述：行為級(jí)描述q固核固核：門(mén)級(jí)：

38、門(mén)級(jí)q硬核硬核：版圖級(jí)，：版圖級(jí)， D/A，A/D，DRAM，優(yōu)化的深亞微米電路，優(yōu)化的深亞微米電路 n IC設(shè)計(jì)與電路制備相對(duì)獨(dú)立的新模式：設(shè)計(jì)與電路制備相對(duì)獨(dú)立的新模式：qFoundry的出現(xiàn)的出現(xiàn)2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)46VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響n時(shí)序問(wèn)題突出時(shí)序問(wèn)題突出：互連延遲超過(guò)門(mén)延遲，邏輯設(shè)計(jì)用的：互連延遲超過(guò)門(mén)延遲，邏輯設(shè)計(jì)用的互連延遲模型與實(shí)際互連延遲特性不一致，通過(guò)邏輯互連延遲模型與實(shí)際互連延遲特性不一致，通過(guò)邏輯設(shè)計(jì)的時(shí)序在布局布線后不符合要求。設(shè)計(jì)的時(shí)序在布局布線后不符合要求。n布圖時(shí)布圖時(shí)面

39、向互連面向互連，先布互連網(wǎng)，再布模塊。，先布互連網(wǎng)，再布模塊。n集成度提高集成度提高：q可復(fù)用可復(fù)用IP模塊；模塊；q針對(duì)各針對(duì)各IP模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對(duì)模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對(duì)IP模塊等已模塊等已設(shè)計(jì)好的模塊進(jìn)行處理。設(shè)計(jì)好的模塊進(jìn)行處理。n功耗問(wèn)題功耗問(wèn)題，尤其高層次設(shè)計(jì)中考慮。，尤其高層次設(shè)計(jì)中考慮。n布圖中布圖中寄生參數(shù)寄生參數(shù)提取變成三維問(wèn)題。提取變成三維問(wèn)題。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)47設(shè)計(jì)方法設(shè)計(jì)方法n全定制設(shè)計(jì)方法全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法半定制設(shè)計(jì)方法、可編程邏輯器件可編程邏輯器件以及以及基于這些方法的基

40、于這些方法的兼容設(shè)計(jì)方法兼容設(shè)計(jì)方法。n設(shè)計(jì)方法選取的設(shè)計(jì)方法選取的主要依據(jù)主要依據(jù)：設(shè)計(jì)周期、設(shè)計(jì)成本、芯片成：設(shè)計(jì)周期、設(shè)計(jì)成本、芯片成本、芯片尺寸、設(shè)計(jì)靈活性、保密性和可靠性等。本、芯片尺寸、設(shè)計(jì)靈活性、保密性和可靠性等。n最主要的是最主要的是設(shè)計(jì)成本設(shè)計(jì)成本在芯片成本中所占比例，芯片成本：在芯片成本中所占比例，芯片成本：DPTCCCVyn小批量的產(chǎn)品小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；：減小設(shè)計(jì)費(fèi)用；大批量的產(chǎn)品大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，：提高工藝水平，減小芯片尺寸，增大圓片面積。增大圓片面積。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)48設(shè)計(jì)規(guī)則設(shè)計(jì)

41、規(guī)則nIC設(shè)計(jì)與工藝制備之間的設(shè)計(jì)與工藝制備之間的接口接口。q什么是設(shè)計(jì)規(guī)則？什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等準(zhǔn)容差等)和成品率要求，給出的和成品率要求，給出的一組同一工藝層一組同一工藝層及不同工藝層之間幾何尺寸的限制及不同工藝層之間幾何尺寸的限制，主要包括線寬、，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的它們的最小值最小值，以防止掩膜圖形的斷裂、連接和一，以防止掩膜圖形的斷裂、連接和一些不良物理

42、效應(yīng)的出現(xiàn)。些不良物理效應(yīng)的出現(xiàn)。q制定目的制定目的：使：使芯片尺寸芯片尺寸在在盡可能小盡可能小的前提下，避免的前提下，避免線條寬度的偏差和不同層版線條寬度的偏差和不同層版套準(zhǔn)偏差套準(zhǔn)偏差可能帶來(lái)的問(wèn)可能帶來(lái)的問(wèn)題，盡可能地題，盡可能地提高電路制備的成品率。提高電路制備的成品率。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)49設(shè)計(jì)規(guī)則的表示方法設(shè)計(jì)規(guī)則的表示方法n以以 為單位為單位：把大多數(shù)尺寸（覆蓋，出頭等等）：把大多數(shù)尺寸（覆蓋，出頭等等）約定為約定為 的倍數(shù)的倍數(shù)。q 與工藝線所具有的與工藝線所具有的工藝分辨率工藝分辨率有關(guān)，線寬偏離理有關(guān)，線寬偏離理想特征尺寸的

43、上限以及掩膜版之間的最大套準(zhǔn)偏差，想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于一般等于柵長(zhǎng)度的一半柵長(zhǎng)度的一半。q優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸。n以微米為單位以微米為單位：每個(gè)尺寸之間沒(méi)有必然的比例：每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系，提高每一尺寸的合理度，但簡(jiǎn)化度不高。關(guān)系，提高每一尺寸的合理度，但簡(jiǎn)化度不高。 n掩模上定義的幾何圖形的寬度或長(zhǎng)度必須大于掩模上定義的幾何圖形的寬度或長(zhǎng)度必須大于一個(gè)一個(gè)最小值最小值，該值由光刻和工藝水平?jīng)Q定。，該值由光刻和工藝水平?jīng)Q定。q可能導(dǎo)致連線斷開(kāi)或電阻過(guò)大?？赡軐?dǎo)致連線斷開(kāi)或電阻過(guò)大。q連線越厚，最小寬度

44、越大。連線越厚，最小寬度越大。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)50最小寬度最小寬度2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)51最小間距最小間距n在同一掩模上，各圖形之間的在同一掩模上，各圖形之間的間隔間隔必須大于最必須大于最小間距，某些情況下不同層的掩模圖形間隔也小間距，某些情況下不同層的掩模圖形間隔也必須大于最小間距。必須大于最小間距。q造成短路造成短路q發(fā)生交疊發(fā)生交疊2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)52最小包圍最小包圍nN阱和阱和P+注入去在注入去在環(huán)繞環(huán)繞晶體管時(shí)均應(yīng)有足夠的晶體管時(shí)均應(yīng)

45、有足夠的余量，以確保即使在出現(xiàn)制造偏差時(shí)器件部分余量，以確保即使在出現(xiàn)制造偏差時(shí)器件部分始終在注入?yún)^(qū)內(nèi)。始終在注入?yún)^(qū)內(nèi)。n留出余量，保證接觸孔留出余量，保證接觸孔2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)53最小延伸最小延伸n有些圖形在其他圖形的邊緣外還應(yīng)至少有些圖形在其他圖形的邊緣外還應(yīng)至少延展延展出出一個(gè)最小長(zhǎng)度。一個(gè)最小長(zhǎng)度。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)54版圖設(shè)計(jì)規(guī)則總結(jié)版圖設(shè)計(jì)規(guī)則總結(jié)n現(xiàn)代現(xiàn)代CMOS工藝通常包括了工藝通常包括了150個(gè)個(gè)以上的版圖設(shè)計(jì)規(guī)則。以上的版圖設(shè)計(jì)規(guī)則。PMOS電流源為負(fù)載的電流源為負(fù)載的NM

46、OS差動(dòng)對(duì)的部分版圖差動(dòng)對(duì)的部分版圖2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)55最大允許尺寸最大允許尺寸n一般版圖規(guī)則中還存在有一些一般版圖規(guī)則中還存在有一些最大允許尺寸最大允許尺寸。n起皮（起皮（liftoff）:長(zhǎng)金屬線的最小寬度通常應(yīng)大長(zhǎng)金屬線的最小寬度通常應(yīng)大于短金屬線的最小寬度。于短金屬線的最小寬度。n天線效應(yīng)天線效應(yīng)：一個(gè)小尺寸的：一個(gè)小尺寸的MOS管的柵極與具管的柵極與具有很有很大面積大面積的第一層金屬連線接在一起，在刻的第一層金屬連線接在一起，在刻蝕第一層金屬的時(shí)候，這片金屬就像蝕第一層金屬的時(shí)候，這片金屬就像“天線天線”一樣，一樣，收集離子收集離子

47、，提高電位，可能導(dǎo)致，提高電位，可能導(dǎo)致MOS管的柵氧化層擊穿，且不可恢復(fù)。管的柵氧化層擊穿，且不可恢復(fù)。n任何與柵極連接的任何與柵極連接的大片的導(dǎo)電材料大片的導(dǎo)電材料，包括多晶，包括多晶硅本身，都可能產(chǎn)生天線效應(yīng)。硅本身，都可能產(chǎn)生天線效應(yīng)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)56克服天線效應(yīng)克服天線效應(yīng)n限制這種幾何圖形的總面積，減小柵氧化層被限制這種幾何圖形的總面積，減小柵氧化層被破壞的可能。破壞的可能。n中斷第一層金屬。中斷第一層金屬。n使用使用下拉二極管下拉二極管。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)57全定制設(shè)計(jì)方法全

48、定制設(shè)計(jì)方法n版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片化，芯片性能最佳性能最佳、尺寸最小尺寸最小。n設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本高，適用于設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本高，適用于性能要求極性能要求極高高或或批量很大批量很大的產(chǎn)品，如：模擬電路，高性能的產(chǎn)品，如：模擬電路，高性能數(shù)字電路等。數(shù)字電路等。n符號(hào)式版圖設(shè)計(jì)符號(hào)式版圖設(shè)計(jì)：用一組：用一組事先定義好的符號(hào)事先定義好的符號(hào)來(lái)來(lái)表示版圖中表示版圖中不同層版不同層版之間的信息，通過(guò)自動(dòng)轉(zhuǎn)之間的信息，通過(guò)自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換。換程序轉(zhuǎn)換。n符號(hào)圖符號(hào)圖：棍圖、固定柵圖、虛網(wǎng)格圖等。：棍圖、固定柵圖、虛網(wǎng)格圖等。2022

49、-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)58棍圖棍圖n棍圖：棍圖：棍形符號(hào)、不同顏色棍形符號(hào)、不同顏色q不必考慮設(shè)計(jì)規(guī)則的要求，設(shè)計(jì)不必考慮設(shè)計(jì)規(guī)則的要求，設(shè)計(jì)靈活性大靈活性大。q符號(hào)間距不固定，進(jìn)行版圖壓縮，符號(hào)間距不固定，進(jìn)行版圖壓縮，減小芯片面積減小芯片面積。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)59專(zhuān)用集成電路設(shè)計(jì)方法專(zhuān)用集成電路設(shè)計(jì)方法n專(zhuān)用集成電路專(zhuān)用集成電路（Application-Specific Integrated Circuit，ASIC）（）（相對(duì)通用電路而言相對(duì)通用電路而言）q針對(duì)某一應(yīng)用或某一客戶的針對(duì)某一應(yīng)用或某一

50、客戶的特殊要求設(shè)計(jì)特殊要求設(shè)計(jì)的集成電路。的集成電路。q批量小、單片功能強(qiáng)批量小、單片功能強(qiáng)：降低設(shè)計(jì)開(kāi)發(fā)費(fèi)用。：降低設(shè)計(jì)開(kāi)發(fā)費(fèi)用。n主要的主要的ASIC設(shè)計(jì)方法設(shè)計(jì)方法：設(shè)計(jì)周期周期依次降低：設(shè)計(jì)周期周期依次降低q標(biāo)準(zhǔn)單元設(shè)計(jì)方法標(biāo)準(zhǔn)單元設(shè)計(jì)方法（Standard Cell，SC）：定制）：定制q積木塊設(shè)計(jì)方法積木塊設(shè)計(jì)方法（Building Block Layout，BBL）：定制）：定制q門(mén)陣列設(shè)計(jì)方法門(mén)陣列設(shè)計(jì)方法（Gate Array，GA） ：半定制、：半定制、FPGA q可編程邏輯電路設(shè)計(jì)方法可編程邏輯電路設(shè)計(jì)方法（Programmable Logic Device， PLD）：

51、半定制、）：半定制、CPLD2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)60標(biāo)準(zhǔn)單元設(shè)計(jì)方法（標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）方法）n目前應(yīng)用最廣泛的目前應(yīng)用最廣泛的ASIC設(shè)計(jì)方法之一，一種典型的庫(kù)設(shè)計(jì)方法之一，一種典型的庫(kù)單元設(shè)計(jì)方法。單元設(shè)計(jì)方法。n 概念概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起輸出單元連接起來(lái)，形成所需的專(zhuān)用電路。來(lái)，形成所需的專(zhuān)用電路。

52、n芯片布局芯片布局：芯片中心是單元區(qū)，輸入：芯片中心是單元區(qū)，輸入/輸出單元和壓輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒(méi)有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。布線通道區(qū)沒(méi)有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。n標(biāo)準(zhǔn)單元設(shè)計(jì)的主要資源是標(biāo)準(zhǔn)單元設(shè)計(jì)的主要資源是標(biāo)準(zhǔn)單元庫(kù)標(biāo)準(zhǔn)單元庫(kù)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)61標(biāo)準(zhǔn)單元陣列的版圖布局標(biāo)準(zhǔn)單元陣列的版圖布局2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)62標(biāo)準(zhǔn)單元庫(kù)標(biāo)準(zhǔn)單元庫(kù)n標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工標(biāo)準(zhǔn)單元庫(kù)中的單元是

53、用人工優(yōu)化設(shè)計(jì)優(yōu)化設(shè)計(jì)的，力求達(dá)到的，力求達(dá)到最小面積最小面積和和最好性能最好性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證。，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證。n描述電路單元在不同層級(jí)及不同域的屬性的一組數(shù)據(jù)。描述電路單元在不同層級(jí)及不同域的屬性的一組數(shù)據(jù)。q邏輯符號(hào)（邏輯符號(hào)（L）：?jiǎn)卧Q(chēng)與符號(hào)、：?jiǎn)卧Q(chēng)與符號(hào)、I/O端：用于邏輯圖；端：用于邏輯圖；q功能描述功能描述；q電路結(jié)構(gòu)、電學(xué)指標(biāo)電路結(jié)構(gòu)、電學(xué)指標(biāo)；q拓?fù)浒鎴D（拓?fù)浒鎴D（O）：拓?fù)鋯卧?、單元寬度高度、：拓?fù)鋯卧?、單元寬度高度、I/O位置及位置及名稱(chēng)；名稱(chēng)；q掩膜版圖（掩膜版圖（A）；n不同設(shè)計(jì)階段調(diào)用不同描述。不同設(shè)計(jì)階段調(diào)用不同描述。202

54、2-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)63標(biāo)準(zhǔn)單元庫(kù)主要包括標(biāo)準(zhǔn)單元庫(kù)主要包括n與非門(mén)、或非門(mén)、觸發(fā)器、鎖存器、移位寄存器。與非門(mén)、或非門(mén)、觸發(fā)器、鎖存器、移位寄存器。n加法器、乘法器、除法器、算術(shù)運(yùn)算單元、加法器、乘法器、除法器、算術(shù)運(yùn)算單元、FIFO等等較大規(guī)模單元。較大規(guī)模單元。n模擬單元模塊：振蕩器、比較器等。模擬單元模塊：振蕩器、比較器等。n同一功能的單元有幾種不同的類(lèi)型，視應(yīng)用不同選擇。同一功能的單元有幾種不同的類(lèi)型，視應(yīng)用不同選擇。 n單元庫(kù)一般來(lái)自單元庫(kù)一般來(lái)自Foundry、第三方單元庫(kù)提供商、第三方單元庫(kù)提供商、EDA公司或自行建立。公司或自行建立。

55、2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)64標(biāo)準(zhǔn)單元庫(kù)的特點(diǎn)標(biāo)準(zhǔn)單元庫(kù)的特點(diǎn)n等高不等寬的結(jié)構(gòu)等高不等寬的結(jié)構(gòu)；n電源線和地線一般位于單元的電源線和地線一般位于單元的上下邊界上下邊界；n同行或相鄰兩行的單元互連可通過(guò)單元行的同行或相鄰兩行的單元互連可通過(guò)單元行的上下通道上下通道或或行間通道行間通道走線實(shí)現(xiàn)；走線實(shí)現(xiàn)；n如果需要垂直連接，可在單元內(nèi)設(shè)置如果需要垂直連接，可在單元內(nèi)設(shè)置走線通道走線通道或提供或提供專(zhuān)門(mén)的專(zhuān)門(mén)的通道單元通道單元，也是使用多層金屬布線；，也是使用多層金屬布線；n可采用單元邊緣處可采用單元邊緣處阱區(qū)等高阱區(qū)等高的方法或留一定間距的方的方法或留一

56、定間距的方法保證互聯(lián)；法保證互聯(lián)；n設(shè)計(jì)設(shè)計(jì)隔離保護(hù)環(huán)隔離保護(hù)環(huán)，增加到電源線和地線的接觸孔，防，增加到電源線和地線的接觸孔，防止閂鎖效應(yīng)。止閂鎖效應(yīng)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)65標(biāo)準(zhǔn)單元設(shè)計(jì)方法標(biāo)準(zhǔn)單元設(shè)計(jì)方法n基本排列形式基本排列形式：雙邊：雙邊I/O、單邊、單邊I/O、連線單元（單層布線、連線單元（單層布線中用得較多、跨單元連線）中用得較多、跨單元連線）n走線走線：q電源和地線一般要求從單元左右邊進(jìn)出，信號(hào)端從上下進(jìn)電源和地線一般要求從單元左右邊進(jìn)出，信號(hào)端從上下進(jìn)出?？梢栽趩卧獌?nèi)部或單元邊界出。可以在單元內(nèi)部或單元邊界q電源線可以放在單元外，

57、在布線通道內(nèi)，便于根據(jù)單元功電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口率要求調(diào)整寬度，從各單元引出端口q電源線水平金屬線，信號(hào)線用第二層金屬或垂直多晶硅線，電源線水平金屬線，信號(hào)線用第二層金屬或垂直多晶硅線，單元內(nèi)部連線用第一層金屬和多晶硅，單元內(nèi)部連線用第一層金屬和多晶硅， 單元之間連線在單元之間連線在走線通道內(nèi)走線通道內(nèi)n單元拼接單元拼接n單元高度單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線、地線、單元內(nèi)部連線）度以保證電源線、地線、單元內(nèi)部連線）2022-3-23微電子學(xué)概論微電子學(xué)

58、概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)66標(biāo)準(zhǔn)單元設(shè)計(jì)方法的主要過(guò)程標(biāo)準(zhǔn)單元設(shè)計(jì)方法的主要過(guò)程2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)67標(biāo)準(zhǔn)單元設(shè)計(jì)方法的主要特點(diǎn)標(biāo)準(zhǔn)單元設(shè)計(jì)方法的主要特點(diǎn)n需要全套掩膜版，屬于定制設(shè)計(jì)方法。需要全套掩膜版，屬于定制設(shè)計(jì)方法。n可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大。線的自由度增大。n較高的芯片利用率和連線布通率。較高的芯片利用率和連線布通率。n依賴(lài)于標(biāo)準(zhǔn)單元庫(kù)，依賴(lài)于標(biāo)準(zhǔn)單元庫(kù)，SC庫(kù)建立需較長(zhǎng)的周期和庫(kù)建立需較長(zhǎng)的周期和較高的成本，尤其工藝更新時(shí)。較高的成本，尤其工藝更新時(shí)。n適用

59、于中批量或者小批量但是性能要求較高的芯適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì)。片設(shè)計(jì)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)68積木塊設(shè)計(jì)方法（積木塊設(shè)計(jì)方法（ BBL方法）方法）宏單元設(shè)計(jì)方法宏單元設(shè)計(jì)方法n布圖特點(diǎn)布圖特點(diǎn)：q任意形狀的單元（一般為矩形或任意形狀的單元（一般為矩形或“L”型）；型）；q可放置在任意位置，更高的布圖密度；可放置在任意位置，更高的布圖密度；q無(wú)布線通道。無(wú)布線通道。nBBL單元單元：q比標(biāo)準(zhǔn)單元大，較大規(guī)模的功能塊（如比標(biāo)準(zhǔn)單元大，較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等）；或模擬電路單元等）；q單元可以

60、用單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)?；蛉ㄖ品椒ㄔO(shè)計(jì)。2022-3-23微電子學(xué)概論微電子學(xué)概論-集成電路設(shè)計(jì)集成電路設(shè)計(jì)69BBL設(shè)計(jì)特點(diǎn)設(shè)計(jì)特點(diǎn)n較大的設(shè)計(jì)自由度，采用兼容設(shè)計(jì)思想較大的設(shè)計(jì)自由度，采用兼容設(shè)計(jì)思想,可以可以在版圖和性能上得到最佳的優(yōu)化。在版圖和性能上得到最佳的優(yōu)化。q可由幾個(gè)功能塊組成電路?？捎蓭讉€(gè)功能塊組成電路。q標(biāo)準(zhǔn)單元與標(biāo)準(zhǔn)單元與BBL結(jié)合，不同部分采用不同方法設(shè)計(jì)。結(jié)合，不同部分采用不同方法設(shè)計(jì)。n布圖算法正在發(fā)展中，通道不規(guī)則，連線端口布圖算法正在發(fā)展中，通道不規(guī)則，連線端口在單元四周，位置不規(guī)則在單元四周，位置不規(guī)則2022-3-23微電子學(xué)概論微電子學(xué)