DDR4設(shè)計(jì)概述以及分析仿真案例

1、DRAM（動態(tài)隨機(jī)訪問存儲器）對設(shè)計(jì)人員特別具有吸引力，因?yàn)樗峁┝藦V泛的性能，用丁各種計(jì)算機(jī)和嵌入式系統(tǒng)的存儲系統(tǒng)設(shè)計(jì)中。本文概括闡述了DRAM勺概念，及介紹了SDRAMDDRSDRAMDDR方DRAMDDR3SDRAMDDR益DRAMDDR5SDRAMLPDDRGDDRDRAMDRA娠其它內(nèi)存類型的一個優(yōu)勢是它能夠以IC（集成電路）上每個內(nèi)存單元更少的電路實(shí)現(xiàn)。DRAM勺內(nèi)存單元基丁電容器上貯存的電荷。典型的DRA"元使用一個電容器及一個或三個FET（場效應(yīng)晶體管）制成。典型的SRAM（靜態(tài)隨機(jī)訪問內(nèi)存）內(nèi)存單元采取六個FET器件，降低了相同尺寸時每個IC的內(nèi)存單元數(shù)量。與DRA

2、M®比,SRAM使用起來更簡便，接口更容易，數(shù)據(jù)訪問時間更快。DRAMS心結(jié)構(gòu)由多個內(nèi)存單元組成，這些內(nèi)存單元分成由行和列組成的兩維陣列（參見圖1）。訪問內(nèi)存單元需要兩步。先尋找某個行的地址，然后在選定行中尋找特定列的地址。換句話說，先在DRAMIC內(nèi)部讀取整個行，然后列地址選擇DRAMICI/O（輸入/輸出）針腳要讀取或要寫入該行的哪一列。DRA峨取具有破壞性，也就是說，在讀操作中會破壞內(nèi)存單元行中的數(shù)據(jù)。因此，必需在該行上的讀或?qū)懖僮鹘Y(jié)束時，把行數(shù)據(jù)寫回到同一行中。這一操作稱為預(yù)充電，是行上的最后一項(xiàng)操作。必須完成這一操作之后，才能訪問新的行，這一操作稱為關(guān)閉打開的行。對計(jì)算機(jī)內(nèi)

3、存訪問進(jìn)行分析后表明，內(nèi)存訪問中最常用的類型是讀取順序的內(nèi)存地址。這是合理的，因?yàn)樽x取計(jì)算機(jī)指令一般要比數(shù)據(jù)讀取或?qū)懭敫映Ｓ谩４送?，大多?shù)指令讀取在內(nèi)存中順序進(jìn)行，直到發(fā)生到指令分支或跳到子例程。圖1.DRAMs內(nèi)存單元分成由行和列組成的兩維陣列DRAM：一個行稱為內(nèi)存頁面，一旦打開行，您可以訪問該行中多個順序的或不同的列地址。這提高了內(nèi)存訪問速度，降低了內(nèi)存時延，因?yàn)樵谠L問同一個內(nèi)存頁面中的內(nèi)存單元時，其不必把行地址重新發(fā)送給DRAM吉果，行地址是計(jì)算機(jī)的高階地址位，列地址是低階地址位。由丁行地址和列地址在不同的時間發(fā)送，因此行地址和列地址復(fù)用到相同的DRAMt腳上，以降低封裝針腳數(shù)量、成

4、本和尺寸。一般來說，行地址尺寸要大丁列地址，因?yàn)槭褂玫墓β逝c列數(shù)有關(guān)。早期的RAMW有控制信號，如RAS#（行地址選擇低有效）和CAS#（列地址選擇低有效），選擇執(zhí)行的行和列尋址操作。其它DRAM空制信號包括用來選擇寫入或讀取操作的WE#（寫啟動低有效）、用來選擇DRAM：CS#（芯片選擇低有效）及OE#（輸出啟動低有效）。早期的DRA削有異步控制信號，并有各種定時規(guī)范，涵蓋了其順序和時間關(guān)系，來確定DRAMT作模式。早期的DRA蜓取周期有四個步驟。第一步，RAS#與地址總線上的行地址變低。第二步，CAS#與地址總線上的列地址變低。第三步，OE艘低，讀取數(shù)據(jù)出現(xiàn)在DQ數(shù)據(jù)針腳上。在DQ針腳上提

5、供數(shù)據(jù)時，從第一步第三步的時間稱為時延。最后一步是RAS#,CAS#和OE#變高（不活動）,等待內(nèi)部預(yù)充電操作在破壞性讀取后完成行數(shù)據(jù)的恢復(fù)工作。從第一步開始到最后一步結(jié)束的時間是內(nèi)存周期時間。上述信號的信號定時與邊沿順序有關(guān)，是異步的。這些早期DRAMi有同步時鐘操作。DRA"J存單元必需刷新，避免丟失數(shù)據(jù)內(nèi)容。這要求丟失電荷前刷新電容器。刷新內(nèi)存由內(nèi)存控制器負(fù)責(zé)，刷新時間指標(biāo)因不同DRAMJ存而不同。內(nèi)存控制器對行地址進(jìn)行僅RAS#循環(huán)，進(jìn)行刷新。在僅RAS#循環(huán)結(jié)束時，進(jìn)行預(yù)充電操作，恢復(fù)僅RAS#循環(huán)中尋址的行數(shù)據(jù)。一般來說，內(nèi)存控制器有一個行計(jì)數(shù)器，其順序生成僅RAS#刷新

6、周期所需的所有行地址。刷新策略有兩個（參見圖2）。第一個策略內(nèi)存控制器在刷新周期突發(fā)中順序刷新所有行，然后把內(nèi)存控制返回處理器，以進(jìn)行正常操作。在到達(dá)最大刷新時間前，會發(fā)生下一個刷新操作突發(fā)。第二個刷新策略是內(nèi)存控制器使用正常處理器內(nèi)存操作隔行掃描刷新周期。這種刷新方法在最大刷新時間內(nèi)展開刷新周期。圖2.DRAM刷新實(shí)現(xiàn)方案包括分布式刷新和突發(fā)刷新。早期的DRAM典進(jìn)及實(shí)現(xiàn)了DRAMC上的刷新計(jì)數(shù)器，處理順序生成的行地址。在DRAMIC內(nèi)部，刷新計(jì)數(shù)器是復(fù)用器輸入，控制著內(nèi)存陣列行地址。另一個復(fù)用器輸入來自外部地址輸入針腳的行地址。這個內(nèi)部刷新計(jì)數(shù)器不需要內(nèi)存控制器中的外部刷新計(jì)數(shù)器電路。部分

7、DRAMSRAS#周期前支持一個CAS#,以使用內(nèi)部生成的行地址發(fā)起刷新周期。SDRAM在接口到同步處理器時，DRAM勺異步操作帶來了許多設(shè)計(jì)挑戰(zhàn)。SDRAM（同步DRAM是為把DRAMS作同步到計(jì)算機(jī)系統(tǒng)其余部分，而不需要根據(jù)CE#（芯片啟動活動低）、RAS#CAS蒯WE邊沿轉(zhuǎn)換順序定義所有內(nèi)存操作模式而設(shè)計(jì)的。SDRA郵加了時鐘信號和內(nèi)存命令的概念。內(nèi)存命令的類型取決丁SDRAM寸鐘上升沿上的CE#,RAS#,CAS#R3WE#信號狀態(tài)。產(chǎn)品資料根據(jù)CE#,RAS#,CAS#和WE#信號狀態(tài)，以表格形式描述內(nèi)存命令。例如，Activate（激活）命令向SDRAM：送一個行地址，打開內(nèi)存的一

8、個行（頁面）。然后是一個Deselect（反選）命令序歹U,在對歹0地址發(fā)送Read或Write命令前滿足定時要求。一旦使用Activate命令打開內(nèi)存的行（頁面）,那么可以在內(nèi)存的該行（頁面）上運(yùn)行多個Read和Write命令。要求Precharge（預(yù)充電）命令，關(guān)閉該行，然后才能打開另一行。表1.DDRSDRAMS據(jù)速率和時鐘速度。DDRSDRAM通過提高時鐘速率、突發(fā)數(shù)據(jù)及每個時鐘周期傳送兩個數(shù)據(jù)位（參見表1）,DDR（雙倍數(shù)據(jù)速率）SDRAM提高了內(nèi)存數(shù)據(jù)速率性能。DDRSDRAME一條讀取命令或一條寫入命令中突發(fā)多個內(nèi)存位置。讀取內(nèi)存操作必需發(fā)送一條Activate命令，后面跟著一

9、條Read命令。內(nèi)存在時延后以每個時鐘周期兩個內(nèi)存位置的數(shù)據(jù)速率應(yīng)答由兩個、四個或八個內(nèi)存位置組成的突發(fā)。因此，從兩個連續(xù)的時鐘周期中讀取四個內(nèi)存位置，或把四個內(nèi)存位置寫入兩個連續(xù)的時鐘周期中。DDRSDRAMt多個內(nèi)存條，提供多個隔行掃描的內(nèi)存訪問，從而提高內(nèi)存帶寬。內(nèi)存條是一個內(nèi)存陣列，兩個內(nèi)存條是兩個內(nèi)存陣列，四個內(nèi)存條是四個內(nèi)存陣列，依此類推（參見圖3）。四個內(nèi)存條要求兩個位用丁內(nèi)存條地址（BA0和BA1）。圖3.DDRSDRAMS多個內(nèi)存條提高了訪問靈活性，改善了性能例如，有四個內(nèi)存條的DDRSDRAM工作方式如下。首先，Activate命令在第一個內(nèi)存條中打開一行。第二個Activ

10、ate命令在第二個內(nèi)存條中打開一行?，F(xiàn)在，可以把Read或Write命令的任意組合發(fā)送到打開行的第一個內(nèi)存條或第二個內(nèi)存條。在內(nèi)存條上的Read和Write操作結(jié)束時，Precharge命令關(guān)閉行，內(nèi)存條對Activate命令準(zhǔn)備就緒，可以打開一個新行。注意，DDRSDRAM求的功率與打開行的內(nèi)存條數(shù)量有關(guān)。打開的行越多，要求的功率越高，行尺寸越大，要求的功率越高。因此，對低功率應(yīng)用，一次在每個內(nèi)存條中只應(yīng)打開一行，而不是一次打開行的多個內(nèi)存條。在內(nèi)存條地址位連接到內(nèi)存系統(tǒng)中的低階地址位時，支持隔行掃描連續(xù)內(nèi)存條中的連續(xù)內(nèi)存字。在內(nèi)存條地址位連接到內(nèi)存系統(tǒng)中的高階地址時，連續(xù)內(nèi)存字位丁同一個內(nèi)

11、存條中。DDR2SDRAMDDR2SDRAMSDDRSDRAMF多處改進(jìn)。DDR2SDRAM中速率更高，從而提高了內(nèi)存數(shù)據(jù)速率（參見表2）。隨著時鐘速率提高，信號完整性對可靠運(yùn)行內(nèi)存變得越來越重要。隨著時鐘速率提高,電路板上的信號軌跡變成傳輸線,在信號線末端進(jìn)行合理的布局和端接變得更加重要。地址、時鐘和命令信號的端接相對簡明，因?yàn)檫@些信號是單向的，并端接在電路板上。數(shù)據(jù)信號和數(shù)據(jù)選通是雙向的。內(nèi)存控制器中心在寫入操作中驅(qū)動這些信號，DDR2SDRA陣讀取操作中驅(qū)動這些信號。多個DDR2SDRAM!接到同一個數(shù)據(jù)信號和數(shù)據(jù)選通上，進(jìn)一步提高了復(fù)雜度。多個DDR2SDRAMT以位丁內(nèi)存系統(tǒng)相同的D

12、IM",也可以位丁內(nèi)存系統(tǒng)不同的DIM"。結(jié)果，數(shù)據(jù)和數(shù)據(jù)選通驅(qū)動器和接收機(jī)不斷變化，具體取決丁讀取/寫入操作及訪問的是哪個DDR2SDRAM通過提供ODT（芯片內(nèi)端接），并提供ODT信號，實(shí)現(xiàn)片內(nèi)端接，并能夠使用DDR2SDRAMT展模式寄存器對片內(nèi)端接值編程（75歐姆、150歐姆等等），DDR2SDRAM善了信號完整性。片內(nèi)端接大小和操作由內(nèi)存控制器中心控制，與DDR2SDRAMMM的位置及內(nèi)存操作類型（讀取或?qū)懭耄┯嘘P(guān)。通過為數(shù)據(jù)有效窗口創(chuàng)建更大的眼圖，提高電壓余量、提高轉(zhuǎn)換速率、降低過沖、降低ISI（碼問干擾），ODTS作改善了信號完整性。DDR2SDRAMfc上操

13、作，降低了內(nèi)存系統(tǒng)的功率，這一功率是DDRSDRAM勺功率的72%在某些實(shí)現(xiàn)方案中，行中的歹U數(shù)已經(jīng)下降，在激活行進(jìn)行讀取或?qū)懭霑r降低了功率。降低工作電壓的另一個優(yōu)勢是降低了邏輯電壓擺幅。在轉(zhuǎn)換速率相同時，電壓擺幅下降會提高邏輯轉(zhuǎn)換速度，支持更快的時鐘速率。此外，數(shù)據(jù)選通可以編程為差分信號。使用差分?jǐn)?shù)據(jù)選通信號降低了噪聲、申擾、動態(tài)功耗和EMI（電磁干擾），提高了噪聲余量。差分或單端數(shù)據(jù)選通操作配置有DDR2SDRAMT展模式寄存器。DDR2SDRAMI入的一種新功能是附加時延，它使得內(nèi)存控制器中心能夠在Activate命令后，更快地靈活發(fā)送Read和Write命令。這優(yōu)化了內(nèi)存吞吐量，通過使

14、用DDR2SDRAM展模式寄存器對附加時延編程來配置。DDR2SDRAM用八個內(nèi)存條，改善了1Gb和2GbDDR2SDRAM數(shù)據(jù)帶寬。通過隔行掃描不同的內(nèi)存條操作，八個內(nèi)存條提高了訪問大型內(nèi)存DDR2SDRAM靈活性。此外，對大型內(nèi)存，DDR2SDRAM持最多八個內(nèi)存條的突發(fā)長度。DDR3SDRAMDDR3SDRA虞一種性能演進(jìn)版本,增強(qiáng)了SDRA帔術(shù),它從800Mb/s開始,這是大多數(shù)DDR2SDRAM持的最高數(shù)據(jù)速率。DDR3SDRAM持六檔數(shù)據(jù)速率和時鐘速度（參見表3）。DDR3-1066SDRAM能耗低丁DDR2-800SDRAIW為DDR3SDRAM1工作電壓是V,是DDR2SDRA

15、M83%,DDRSDRAM勺工作電壓是伏。此夕卜，DDR3SDRAM數(shù)據(jù)DQ驅(qū)動器的阻抗是34歐姆，DDR2SDRAM1阻抗較低，是18歐姆。DDR3SDRAM務(wù)從512Mb內(nèi)存開始，將來將發(fā)展至U8Gb內(nèi)存。與DDR2SDRAM一樣，DDR3SDRAMfc據(jù)輸出配置包括x4、x8和SDRAM有8個內(nèi)存條,DDR2SDRAMRU有4個或8個內(nèi)存條，具體視內(nèi)存大小而定。DDR2和DDR3BDRAMTK有4個模式寄存器。DDR2定義了前兩個模式寄存器，另兩個模式寄存器則預(yù)留給將來使用。DDR筱用全部4個模式寄存器。一個重要差異是DDR2模式寄存器規(guī)定了讀出操作的CAS時延，寫入時延則是1減去模式寄

16、存器讀出時延設(shè)置。DDR3莫式寄存器對CAS讀出時延和寫入時延的設(shè)置是唯一的。DDR3SDRAM用8n預(yù)取架構(gòu)，在4個時鐘周期中傳送8個數(shù)據(jù)字。DDR2SDRAM®用4n預(yù)取架構(gòu)，在2個時鐘周期中傳送4個數(shù)據(jù)字。DDR3SDRAM!式寄存器可以編程為支持飛行突變，這會把傳送8個數(shù)據(jù)字縮短到傳送4個數(shù)據(jù)字，這在讀出或?qū)懭朊钇陂g把地址行12設(shè)為低來實(shí)現(xiàn)。飛行突變在概念上與DDR2和DDR3SDRA時地址行10的讀出和寫入自動預(yù)充電功能類似。值得一提的另一個DDR3SDRAM性是差分的數(shù)據(jù)選通信號DQS,DDR2SDRAM數(shù)據(jù)通信號則可以由模式寄存器編程為單端或差分。DDR3SDRAME

17、有一個新引腳，這個引腳為活動低異步RESET#引腳，通過把SDRAMS丁已知狀態(tài)，而不管當(dāng)前狀態(tài)如何，改善系統(tǒng)穩(wěn)定性。DDR3SDRAM!用的FBGA封裝類型與DDR2SDRAM!同。DDR3DIMM；DIM"的命令、時鐘和地址提供了端接。采用DDR2DIMM：內(nèi)存系統(tǒng)端接主板上的命令、時鐘和地址。DIM"的DDR3DIMMS接支持飛行拓?fù)洌琒DRAM1的每個命令、時鐘和地址引腳都連接到一條軌跡上，然后這條軌跡終結(jié)在DIMM勺軌跡端。這改善了信號完整性，其運(yùn)行速度要快丁DDR2DIMM樹型結(jié)構(gòu)。飛行拓?fù)錇閮?nèi)存控制器引入了新的DDR3SDRAM入電平功能，考慮了寫入過程中時鐘

18、CK和數(shù)據(jù)選通信號DQS之間的定時偏移。DDR3DIMM的主要不同丁DDR2DIMM止把錯誤的DIMM插入主板中。DDR4SDRAMDoubleDataRateFourthSDRAM):DDR銳供上匕DDR3/DDR2更低的供電電壓以及更高的帶寬，DDR4勺傳輸速率目前可達(dá)21333200MT/SODDR4新增了4個BankGroup數(shù)據(jù)組的設(shè)計(jì)，各個BankGroup具備獨(dú)立啟動操作讀、寫等動作特性，BankGroup數(shù)據(jù)組可套用多任務(wù)的觀念來想象，亦可解釋為DDR4在同一頻率工作周期內(nèi)，至多可以處理4筆數(shù)據(jù)，效率明顯好過丁DDR3另外DDR4曾加了DBI(DataBusInversion)

19、、CRC(CyclicRedundancyCheck)、CAparity等功能，讓DDR曲存在更快速與更省電的同時亦能夠增強(qiáng)信號的完整性、改善數(shù)據(jù)傳輸及儲存的可靠性。DDR5SDRAM作為DDR仙存的繼任者,DDR的存在性能上自然要高出DDR4-大截。從美光公布的文件來看，DDR內(nèi)存將從8G密量起步，最高可達(dá)單條32GBI/O帶寬能達(dá)到，同時電壓，內(nèi)存帶寬將為DDR仙存的兩倍。此外，美光還在芯片論壇上表示DDRW存將從3200Mhz起步，主流內(nèi)存頻率可達(dá)6400Mhz同時，美光還表示他們將在2018年成功流片DDRW存樣品，并將在2019年實(shí)現(xiàn)正式量產(chǎn)。據(jù)業(yè)內(nèi)人士估計(jì)，DDR例存的普及應(yīng)該會在

20、2020年來臨，所以想要跳過DDR4內(nèi)存的朋友還要等待一段時間。GDDRffiLPDDR其它DD咬種，如GDDR(圖形DDR和LPDDR(低功率DDR,在業(yè)內(nèi)的地位也在不斷提高。GDD是一種圖形卡專用存儲技術(shù)，目前規(guī)定的變種有四個：GDDR2GDDR3GDDR4K的技術(shù)與傳統(tǒng)DDRSDRA啡常類似，但功率要求不同。其降低了功率要求，以簡化冷卻，提供更高性能的存儲器模塊。GDDFfc是為更好地處理處理圖形要求設(shè)計(jì)的。簡短總結(jié)：SDRAM為同步動態(tài)隨機(jī)存取內(nèi)存，SDRA曜為了與CPlffi計(jì)時同步化所設(shè)計(jì)，這使得內(nèi)存控制器能夠掌握準(zhǔn)備所要求的數(shù)據(jù)所需的準(zhǔn)確時鐘周期，因此CPLM此不需要延后下一次的

21、數(shù)據(jù)存取。舉例而言，PC66SDRAMZ66MT/s的傳輸速率運(yùn)作；PC100SDRAW100MT/s的傳輸速率運(yùn)作；PC133SDRAW133MT/s的傳輸速率運(yùn)作，以此類推。DDRSDRAMDoubleDataRateSDRAM):為雙通道同步動態(tài)隨機(jī)存取內(nèi)存，是新一代的SDRA敞術(shù)。別丁SDR(SingleDataRate)單一周期內(nèi)只能讀寫1次，DDR勺雙倍數(shù)據(jù)傳輸率指的就是單一周期內(nèi)可讀取或?qū)懭?次。在核心頻率不變的情況下，傳輸效率為SDRSDRAM2倍。第一代DD叫存Prefetch為2bit,是SDM勺2倍，運(yùn)作時I/O會預(yù)取2bit的資料。舉例而言，此時DD朋存的傳輸速率約為2

22、66400MT/s不等，像是DDF266、DDR400都是這個時期的產(chǎn)品。DDR2SDRAMDoubleDataRateTwoSDRAM:為雙通道兩次同步動態(tài)隨機(jī)存取內(nèi)存。DDR物存Prefetch乂再度提升至4bit(DDR勺兩倍)，DDR2勺I/O頻率是DDR勺2倍,也就是266、333、400MHz舉例：核心頻率同樣有133200MHz的顆粒，I/O頻率提升的影響下，此時的DDR磚輸速率約為533800MT/s不等，也就是常見的DDR2533DDR280內(nèi)內(nèi)存規(guī)格。DDR3SDRAMDoubleDataRateThreeSDRAM):為雙通道三次同步動態(tài)隨機(jī)存取內(nèi)存。DDR鉤存Prefe

23、tch提升至8bit，即每次會存取8bits為一組的數(shù)據(jù)。DDR撕輸速率介丁8001600MT/s之間。此外，DDR3的規(guī)格要求將電壓控制在，較DDR2勺更為省電。DDR弛新增ASR(AutomaticSelf-Refresh)、SRT(Self-RefreshTemperature)等兩種功能，讓內(nèi)存在休眠時也能夠隨著溫度變化去控制對內(nèi)存顆粒的充電頻率，以確保系統(tǒng)數(shù)據(jù)的完整性。DDR4SDRAMDoubleDataRateFourthSDRAM):DDR銳供上匕DDR3/DDR2更低的供電電壓以及更高的帶寬，DDR4勺傳輸速率目前可達(dá)21333200MT/s。DDR4新增了4個BankGro

24、up數(shù)據(jù)組的設(shè)計(jì)，各個BankGroup具備獨(dú)立啟動操作讀、寫等動作特性，BankGroup數(shù)據(jù)組可套用多任務(wù)的觀念來想象，亦可解釋為DDR4在同一頻率工作周期內(nèi)，至多可以處理4筆數(shù)據(jù)，效率明顯好過丁DDR3另外DDR4曾加了DBI(DataBusInversion)、CRC(CyclicRedundancyCheck)、CAparity等功能，讓DDR曲存在更快速與更省電的同時亦能夠增強(qiáng)信號的完整性、改善數(shù)據(jù)傳輸及儲存的可靠性。DDR4I鍵技術(shù)和方法分析與DDR3不同之處相對丁DDR3,DDR節(jié)先在外表上就有一些變化，比如DDR4務(wù)內(nèi)存下部設(shè)計(jì)為中間稍微突出，邊緣變矮的形狀，在中央的高點(diǎn)和兩

25、端的低點(diǎn)以平滑曲線過渡，這樣的設(shè)計(jì)可以保證金手指和內(nèi)存插槽有足夠的接觸面從而確保內(nèi)存穩(wěn)定，另外，DDR的存的金手指設(shè)計(jì)也有明顯變化，金手指中間的防呆缺口也比DDR3S加靠近中央。當(dāng)然，DDR布重要的使命還是提高頻率和帶寬，總體來說，DDR4S有更高的性能，更好的穩(wěn)定性和更低的功耗，那么從SI的角度出發(fā)，主要有下面幾點(diǎn)，下面章節(jié)對主要的幾個不同點(diǎn)進(jìn)行說明。表1DDR3和DDR41異DDRSDDR3W差異二：夕卜型卡槽差異DDR4模組上的卡槽與DDR3模組卡槽的位置不同。兩者的卡槽都位丁插入側(cè),但DDR4卡槽的位置稍有差異，以便防止將模組安裝到不兼容的主板或平臺中。請注意DDR3與DDR4模組之間

26、的細(xì)微差別增加厚度為了容納更多信號層，DDR4模組比DDR3稍厚。DDR4手指變化較大大家注意上圖，宇瞻DDR"存金手指變的彎曲了，并沒有沿著直線設(shè)計(jì)，這究竟是為什么呢一直一來，平直的內(nèi)存金手指插入內(nèi)存插槽后，受到的摩擦力較大，因此內(nèi)存存在難以拔出和難以插入的情況，為了解決這個問題，DDR4務(wù)內(nèi)存下部設(shè)計(jì)為中間稍突出、邊緣收矮的形狀。在中央的高點(diǎn)和兩端的低點(diǎn)以平滑曲線過渡。這樣的設(shè)計(jì)既可以保證DDR仙存的金手指和內(nèi)存插槽觸點(diǎn)有足夠的接觸面，信號傳輸確保信號穩(wěn)定的同時，讓中間凸起的部分和內(nèi)存插槽產(chǎn)生足夠的摩擦力穩(wěn)定內(nèi)存。接口位置同時也發(fā)生了改變，金手指中間的“缺口”位置相比DDR3!為

27、靠近中央。在金手指觸點(diǎn)數(shù)量方面，普通DDR仙存有284個，而DDR州是240個，每一個觸點(diǎn)的間距從Imn®減到。曲線邊DDR4模組提供曲線邊以方便插入和緩解內(nèi)存安裝期間對PCB的壓力仔細(xì)看，是一個曲面和SSTL的比較POD乍為DDR新的驅(qū)動標(biāo)準(zhǔn)，最大的區(qū)別在丁接收端的終端電壓等丁VDDQ而DDR新采用的SSTL®收端的終端電壓為VDDQ/2這樣做可以降低寄生引腳電容和I/O終端功耗，并且即使在VDD電壓降低的情況下也能穩(wěn)定工作。其等效電路如圖1(DDR4),圖2(DDR3圖1POD(PseudoOpenDrain)圖2SSTL(StubSeriesTerminatedLog

28、ic)可以看出，當(dāng)DRA肝低電平的狀態(tài)時，SSTL和POLtP有電流流動圖3DDR4圖4DDR3而當(dāng)DRAhft高電平的狀態(tài)時，SST叩續(xù)有電流流動，而PODS丁兩端電壓相等,所以沒有電流流動。這也是DDR4S省電的原因圖5DDR4圖6DDR3數(shù)據(jù)總線倒置(DBI)如上面描述，根據(jù)POD勺特性，當(dāng)數(shù)據(jù)為高電平時，沒有電流流動，所以降低DDR耗的一個方法就是讓高電平盡可能多，這就是DBI技術(shù)的核心。舉例來說，如果在一組8-bit的信號中，有至少5-bit是低電平的話，那么對所有的信號進(jìn)行反轉(zhuǎn)，就有至少5-bit信號是高電平了。DBI信號變?yōu)榈捅硎舅行盘栆呀?jīng)翻轉(zhuǎn)過(DBI信號為高表示原數(shù)據(jù)沒有翻

29、轉(zhuǎn))。這種情況下，一組9根信號(8個DQ信號和1個DBI信號)中，至少有五個狀態(tài)為高，從而有效降低功耗。圖7DBIExample控制為了提升信號質(zhì)量，從DDRH始將DQ,DM,DQS/DQS#Termination電阻內(nèi)置到Controller和DRA神,稱之為ODT(OnDieTermination)。Clock和ADD/CMD/CTRG號仍需要使用外接的Termination電阻。圖8OnDieTermination在DRA神，On-DieTermination的等效電阻值通過ModeRegister(MR)來設(shè)置，ODT勺精度通過參考電阻RZ冰控制，DDR本勺OD攻持240,120,80

30、,60,48,40,34歐姆。和DDR撲同的是，DDR4勺OD商四種模式：Dataterminationdisable,RTT_NOM,RTT_WR,RTT_PARKController可以通過讀寫命令以及ODTPin來控制RTT狀態(tài)，RTT_PArKDDR新加入的選項(xiàng)，它一般用在多Rank的DDRE置中，比如一個系統(tǒng)中有Rank0,Rank1以及Rank2,當(dāng)控制器向Rank0寫數(shù)據(jù)時，Rank1和Rank2在同一時間內(nèi)可以為高阻抗(Hi-Z)或比較弱的終端(240,120,80,etc.),RTT_Park就提供了一種更加靈活的終端方式，讓Rank1和Rank2不用一直是高阻模式，從而可以

31、讓DRAMC作在更高的頻率上。一般來說，在Controller中可以通過BIOS調(diào)整寄存器來調(diào)節(jié)ODT勺值，但是部分Controller廠商并不推薦這樣做，以Intel為例，Intel給出的MRCCode中已經(jīng)給出了最優(yōu)化的ODT勺值，理論上用戶可以通過仿真等方法來得到其他ODT值并在BIOS中修改，但是由此帶來的所有問題將有設(shè)計(jì)廠商來承擔(dān)。下面表格是Intel提供的優(yōu)化方案。表2DQWriteODTTablefor3DPC表3DQReadODTTablefor3DPC參考電壓Vref眾所周知，DDR言號一般通過比較輸入信號和另外一個參考信號(Vref)來決定信號為高或者低，然而在DDRW,一

32、個Vref卻不見了，先來看看下面兩種設(shè)計(jì)，可以看出來，在DDR4勺設(shè)計(jì)中，VREFCA日DDR那同，使用外置的分壓電阻或者電源控制芯片來產(chǎn)生，然而VREFD而設(shè)計(jì)中卻沒有了，改為由芯片內(nèi)部產(chǎn)生，這樣既節(jié)省了設(shè)計(jì)費(fèi)用，也增加了Routing空間。圖9DDR3設(shè)計(jì)圖10DDR4設(shè)計(jì)DRAhfi部VREFDffi過寄存器（MR6）來調(diào)節(jié)，主要參數(shù)有Voltagerange,stepsize,VREFsteptime,VREFfullsteptime,如下表所示。表4參考電壓每次開機(jī)的時候，DRAMController都會通過一系列的校準(zhǔn)來調(diào)整DRM躺輸入數(shù)據(jù)信號的VREFDQ優(yōu)化Timing和電壓的

33、Margin，也就是說，VREFDQf僅僅取決丁VDD,而且和傳輸線特性，接收端芯片特性都會有關(guān)系，所以每次PowerUp的時候，VREFD也值都可能會有差異。因?yàn)閂ref的不同，Vih/Vil都會有差異，可以通過調(diào)整OD球看Vref的區(qū)別，用一個仿真的例子來說明。對丁DDR3調(diào)整ODTM形會上下同步浮動，而調(diào)整DDR4OOT時候，波形只有一邊移動。圖11仿真拓?fù)鋱D12DDR3仿真結(jié)果圖13DDR4仿真結(jié)果DDR4LayoutRouting新方法在所有的Layout走線中,DDR5需質(zhì)疑是最復(fù)雜的，不僅要考慮阻抗匹配，還要考慮長度匹配，而且數(shù)量眾多的數(shù)據(jù)、地址線，不得不考慮申擾的影響。DDFB

34、號可分為時鐘、數(shù)據(jù)、地址/命令、控制等四個信號組。各信號組介紹如下：1. 時鐘組：由丁采用更高的時鐘頻率及雙沿采樣數(shù)據(jù)的方式，DDE用差分時鐘。差分時鐘的走線要求如下：以地平面為參考，給整個時鐘回路的走線提供一個完整的地平面，給回路電流提供一個低阻抗的路徑。所有的DDR!分時鐘信號都必須在關(guān)鍵平面上走線，盡量避免層到層的轉(zhuǎn)換。線寬和差分間距需要參考DDR空制器的實(shí)施細(xì)則，信號線的單線阻抗應(yīng)控制在5060Q,差分阻抗控制在100120Q。時鐘信號到其他信號應(yīng)保持在20mil*以上，防止對其他信號的干擾。蛇形走線的間距不應(yīng)小丁20mil。2. 數(shù)據(jù)組：數(shù)據(jù)組包括DQDQSDM以低8位數(shù)據(jù)為例，該數(shù)

35、據(jù)組包括：DQ7.0、DQS0、DM0數(shù)據(jù)組布線要求如下：以地平面為參考，給信號回路提供完整的地平面。特征阻抗控制在5060Q。與其他非DDR言號間距至少隔離20mil。3. 地址、命令組：地址組包括ADDBANKRASCASWE該組布線要求如下：保持完整的地和電源平面。特征阻抗控制在5060Q。信號線寬參考具體設(shè)計(jì)實(shí)施細(xì)則。信號組與其他非DDR言號間距至少保持在20mil以上。4. 控制組：控制組包括CSCKE該組布線要求如下：需要有一個完整的地平面和電源平面作參考。為了防止申擾，本組內(nèi)信號同樣也不能和數(shù)據(jù)信號在同一個電阻排內(nèi)。二、DDR言號等長約束由丁DDF作頻率高，對信號等長有更嚴(yán)格的要

36、求，實(shí)際的PCB®計(jì)中對所有信號都進(jìn)行等長控制是不太現(xiàn)實(shí)的，也沒有這個必要，根據(jù)DDR勺實(shí)際工作方式，僅需要實(shí)現(xiàn)如下的等長約束,表1為一個PCBiS計(jì)說明實(shí)例：表1DDR等長約束實(shí)例根據(jù)表1所示，DDF勺等長約束只需要四個參數(shù)。具體約束界面如圖1、2所示其中差分時鐘之間（CLK_P與CLK_N痔長不大丁5mil。地址、控制組中每個信號都以時鐘（本規(guī)則中為CLK_N為基準(zhǔn)，等長差范圍設(shè)置為土150mil。電平標(biāo)準(zhǔn)時鐘頻率信號名稱備注SSTLCLASSI_150MCLK_FPGA1_DDR_PCLK_FPGA1_DDR_NDDRII時鐘。每對時鐘差分信號等長要求：正負(fù)信號之問允許偏差10

37、milSSTL_CLASSI150MFPGA1_DDR_DQ31:0FPGA1_DDR_DQS3:0FPGA1_DDR_DM3:0數(shù)據(jù)組內(nèi)等長要求公差+/-25mil。各數(shù)據(jù)組以時鐘線為準(zhǔn)，公差+/-500mil。SSTL_CLASSI150MFPGA1_DDR_A12:0FPGA1_DDR_RAS*FPGA1_DDR_CAS*FPGA1_DDR_WE*FPGA1_DDR_BANK3:0地址命令線等長要求：對丁每片F(xiàn)PG心DDR地址命令組與時鐘信號等長公差+/-150mil。數(shù)據(jù)組內(nèi)以DQ0為基準(zhǔn)，等長控制在25mil以內(nèi)。各數(shù)據(jù)組之間，以時鐘線為基準(zhǔn)，等長差范圍設(shè)置為0-500mil。DDR

38、微據(jù)速率提高以后，這些方面的影響變得更為嚴(yán)重，尤其是現(xiàn)在很多設(shè)計(jì)為了節(jié)省成本,PCB尺寸和層數(shù)都要求盡可能的變小，這樣對阻抗和申擾的要求就變的更有挑戰(zhàn)性，一般SI工程師和Layout工程師都會想各種辦法來滿足這些需求，很多時候也不得不妥協(xié)折衷，比如在做疊層設(shè)計(jì)的時候盡量讓線寬變小，在BGABreakout區(qū)域采用更細(xì)的線，等等。但這些方法只能對設(shè)計(jì)做微小的調(diào)整，其實(shí)很難從根本上解決問題。最近Intel研究發(fā)現(xiàn)的一種新方法很有意思，可以在一定程度上很好的平衡阻抗（線寬）和申擾（線間距）。在此整理出來供大家參夸。先來看一個實(shí)際的Layout例子，兩根紅線之間的走線采用鋸齒形狀。沒錯，這就是Inte

39、l新研究出來的新方法，官方名稱為“TabbedRouting”。圖14DDR4TabbedRoutingTabbedRouting主要的方法是在空間比較緊張的區(qū)域（一般為BGAE域和DIMM插槽區(qū)域），減小線寬，而增加凸起的小塊（Tab），如下圖所示。圖15Tabrouting方法這種方法可以增加兩根線之間的互容特性而保持其電感特性幾乎不變，而增加的電容可以有效控制每一層的的阻抗，減小外層的遠(yuǎn)端申擾。仿真結(jié)果如下圖所示。圖16HFSS仿真結(jié)果由仿真結(jié)果可以看出來，該方法對阻抗和遠(yuǎn)端申擾確實(shí)可以很好的平衡，當(dāng)然,對丁Tab的尺寸，需要根據(jù)實(shí)際PCEB詳細(xì)的仿真設(shè)計(jì)，Intel也提供了一些Tool

40、可以參考。有興趣的讀者，可以參閱更多資料2DDR4SimulationPre-SimulationwithHyperLynx如果Controller和DRA嘟有舊IS模型，可以用HyperLynx對DDR4S行很方便的Simulation,仿真方法和其他DDF同，通過Pre-Simulation,可以對整個系統(tǒng)的拓?fù)湟约耙恍┘?xì)節(jié)進(jìn)行確定，比如Impedance（由Stackup以及線寬和線間距來確定），ODT®的選擇，T型結(jié)構(gòu)中Stub長度的控制，ADD/CMD/CTRL端電阻的取值大小等等。ADD/CMD/CTR終端電阻取值假設(shè)ADD電路如下，工作在2400MTs（Add/CM為，

41、發(fā)送端為U16,采用Fly-By結(jié)構(gòu)到五組DRA/片，每組DRA賺用T結(jié)構(gòu)（實(shí)際Layout中，Top面一個DRAM芯片，Bottom面一個DRA確片），T型長度的Stub為77mil,終端電阻為32歐姆，終端電壓為。圖17ADD仿真拓?fù)溆煞抡娼Y(jié)果可以看出來，T型結(jié)構(gòu)兩端因?yàn)橥耆珜ΨQ，所以波形幾乎一樣，為了方便觀察，只看其中一個波形，離Controller由近及遠(yuǎn)，DRA孫別為U5,U4,U3,U2,U1,其眼圖分別如下：可以看出來，距離Controller越近的芯片，其波形越“亂”，但是上升沿卻很快，而距離終端電阻越近的芯片，其波形越好，但是上升沿卻變慢。那么如何才能得到最優(yōu)化的波形呢，下面

42、通過掃描終端電阻的值看看是否會提高信號質(zhì)量，通過HyperLynx的Sweep功能，設(shè)置終端電阻阻值為27,33,39,45四個阻值圖18Sweep設(shè)置圖19Sweep設(shè)置U5（距離Controller最近）的眼圖如下，依次對應(yīng)終端電阻阻值為27,33,39,45歐姆：U4的眼圖如下，依次對應(yīng)終端電阻阻值為27,33,39,45歐姆:U3的眼圖如下，依次對應(yīng)終端電阻阻值為27,33,39,45歐姆:U2的眼圖如下，依次對應(yīng)終端電阻阻值為27,33,39,45歐姆U1的眼圖如下，依次對應(yīng)終端電阻阻值為27,33,39,45歐姆從上面的波形可以看出來，對應(yīng)每一個DRAM勺第三張波形都是最好的，也就

43、是說對應(yīng)39歐姆的終端電阻可以得到最優(yōu)化的波形Data信號Stub的長度一般DDR4勺設(shè)計(jì)中，Data信號都采用PintoPin的設(shè)計(jì)方式，但在某些設(shè)計(jì)中，由丁PCB空間限制或者控制器限制，也有需要采用一拖二的設(shè)計(jì)（T型結(jié)構(gòu)），在筆者所遇到的一個設(shè)計(jì)中，就遇到這種情況，綜合考慮下面兩種方案，如果采用T型拓?fù)浣Y(jié)構(gòu)，如圖20所示，可以最大可能的節(jié)約PCEIR,但是如果DIMM0或者DIMM1只插一根的時候，另一邊會有較長的Stub出現(xiàn)，對信號質(zhì)量會有影響。如果采用菊花鏈結(jié)構(gòu)，如圖21所示，在只插DIMM0勺情況下，同樣會有Stub影響。而且這種拓?fù)浣Y(jié)構(gòu)需要DIMM（»DIMM億問的信號線

44、之間滿足長度匹配，在DIMM儕日DIMM1比較靠近的情況下，繞線會有一定難度。而如果增加DIMM0和DIMM1的距離，其Stub會變得更長，信號質(zhì)量沒有辦法得到控制。從信號完整性方面考慮，兩種方案均會存在Stub的影響，但是從Layout的角度來看，方案一有一定便利性，而且其Stub可以控制在500mil以內(nèi)。所以最終選擇方案一作為最終方案。當(dāng)然，這種設(shè)計(jì)是以犧牲信號Margin作為代價(jià)的，信號速率會收到一定影響，在筆者的項(xiàng)目中，在只插一根內(nèi)存的時候，信號速率最大只能跑到1866Mb/s.圖20DDR4T型結(jié)構(gòu)圖21DDR4菊花鏈結(jié)構(gòu)從仿真的角度出發(fā)，這種仿真需要考慮的因素很多,控制器模型,P

45、CB莫型,Connector模型，以及最后的內(nèi)存條模型，而通常情況下，Connector模型和內(nèi)存條模型很難拿到，而且有時候就算拿到，也是不同類型的模型，整體Channel仿真需要更多時間和精力來完成。如果時間有限，需要對設(shè)計(jì)做快速評估，用HyperLynx做快速仿真也是可以參考的，在下面的例子中，假設(shè)一個Conntorller需要驅(qū)動兩根DIMM或者兩顆內(nèi)存顆粒，系統(tǒng)工作在2400Mb/s,TL2和TL3的長度可以用來大概評估PCBStub長度加上Connector長度加上內(nèi)存條長度。（此處只是用來做大概評估，如果時間條件運(yùn)行，強(qiáng)烈建議拿到各個部分精確模型做比較準(zhǔn)確的仿真）。從這個簡單的仿真

46、可以看出來，Stub對丁信號質(zhì)量的影響還是很明顯的，特別對丁一根內(nèi)存槽懸空的狀態(tài)下，上面的例子中，Stub達(dá)到1000mil的時候，在只插一根內(nèi)存的情況下，眼圖已經(jīng)非常糟糕，所以在實(shí)際設(shè)計(jì)中，需要在設(shè)計(jì)成本和信號速率之間進(jìn)行均衡，取舍。在筆者所做的設(shè)計(jì)中，因?yàn)镻CB空間限制，最終選擇在單根內(nèi)存的時候只跑到1866Mb/s。圖22數(shù)據(jù)線仿真拓?fù)湓赟tub長度為500mil的時候，兩根內(nèi)存都插和只插一根的眼圖如下:在Stub長度為1000mil的時候，兩根內(nèi)存都插和只插一根的眼圖如下:在用Intel的芯片作為DDRController做設(shè)計(jì)的時候，Intel所提供的SIModel可以提供一個比較完

47、整的仿真，Intel所提供的SimulationDeck中，包含了DDR連接器，DIMM莫型，如果能找到和實(shí)際項(xiàng)目匹配的模型，可以替換Deck中的模型，如果找不到模型，直接用Deck中所提供的模型也是非常有參考意義的。IntelSISTAI仿真Intel所提供的MemoryBitErrorRateExecutable(MBERE)tool集成在其IntelSISTAI(SignalIntegritySupportToolsforAdvancedInterfaces)網(wǎng)站系統(tǒng)上面，SISTAI可以進(jìn)行PCIE,SATA,USB,QPI等等高速信號的仿真，DDR命真模塊為MBER,其基本思想是先基

48、丁Hspice產(chǎn)生一個StepResponse,然后把仿真結(jié)果.TR0文件放進(jìn)SISTAI系統(tǒng)進(jìn)行計(jì)算，產(chǎn)生WorseCase的眼圖，大致仿真流程如下：DDR通道建模Intel的仿真基丁10根線模型，八根DQ線加上兩根DQS,可以用Intel提供的Causal-WElementTool來產(chǎn)生WElementmodels,也可以用ADSHspice等工具對傳輸線建模，對丁Post-Layout來說，可以使用PowerSI,Siwave等軟件提取DD咂道的S參數(shù)。注意這里的DQ和DQS勺順序必須和Intel提供的順序相同，如圖23所示。圖23DDR數(shù)據(jù)線建模Hspice仿真Intel仿真模型還是比

49、較詳細(xì)，提供了各種模型以及各種不同情況下的SimulationDeck,在實(shí)際仿真的時候，需要用實(shí)際設(shè)計(jì)的模型替換Deck中的參數(shù)，以S參數(shù)為例，假設(shè)提取了整個DD咂道的S參數(shù)，那么需要在pcakage的參數(shù)之后加入PCE®道模型，如下圖第二個紅框所示，之前的一些參數(shù)，可以刪除或者加上*號來Block掉。圖24Intel仿真模型圖25Hspice編輯實(shí)例Hspice仿真得到StepResponse,結(jié)果如下：圖26Hspice仿食結(jié)果SISTAI仿真得到Tr0文件后，需要把Tro放到SISTAI系統(tǒng)中進(jìn)行計(jì)算，操作流程如下：圖27SISTAI仿真方法點(diǎn)擊Success可以得到仿真結(jié)果

50、，比較遺憾的是，SISTAI只能看到眼寬，眼高等仿真數(shù)據(jù)，并不提供眼圖的顯示。圖28SISTAI仿真結(jié)果Intel的文件中也提供了Spec可以對仿真結(jié)果進(jìn)行對比判斷表5DQWriteEyeTargetMinimums表6DQReadEyeTargetMinimums3DDR4RMTMargirtt試Fail問題實(shí)例設(shè)計(jì)情況該設(shè)計(jì)采用IntelHaswell-EPCPU作為DDR4Controller,采用3DPC(DIMMPerChannel)的設(shè)計(jì)，如下圖29所示。DDR拓行速率為1600Mb/s。圖29DDR4設(shè)計(jì)拓?fù)鋯栴}描述主板做好后，需要對DDR4言號進(jìn)行測試驗(yàn)證，但是對丁內(nèi)存條類的D

51、DR4測試點(diǎn)非常難找，測試結(jié)果也很不準(zhǔn)確，所有選擇只測試MemoryMargin。在用Intel提供的Margin測試工具RMT51行測試的時候，測試了各種不同廠商的內(nèi)存條，分別有Hynix8G,Hynix16G,Samsung8G,Samsung16G,Samsung32G,Micron8G,Micron16G,其中只有Micron8G結(jié)果顯示RxVLow,RxVhigh的值小丁14（Spec為大丁等丁14），其他內(nèi)存條測試結(jié)果均滿足Spec要求。表6RMT測試結(jié)果MemoryMarginTest上面說了RMTW試Fail,但是RMTW試是什么呢下面對Memory一般測試做大概介紹。眾所周知

52、，實(shí)際PCB故好后，我們需要對其進(jìn)行測試以驗(yàn)證信號完整性。通常是采用示波器測試對DDFB號線在讀寫時的信號質(zhì)量，但是這種測試存在很大的局限性，比如DDR言號到達(dá)每一個Component端的測點(diǎn)無法被點(diǎn)測到，測試點(diǎn)往往距離芯片pad還有一段距離，需要一些額外的測試設(shè)備，這樣勢必會影響準(zhǔn)確性，另外，DDRW號讀寫分離一直都比較難處理，即使使用儀器廠商提供的專業(yè)測試軟件，也往往看不到非常準(zhǔn)確的波形，還有測試點(diǎn)只位丁芯片外部，MemoryController內(nèi)部對信號Timing的調(diào)整無法被測到，所以在采用示波器測試波形之外，還非常有必要進(jìn)行MemoryMargin測試。圖30DDR4測試設(shè)備圖31D

53、DR4測試眼圖簡單的MemoryMargin的測試方法是，在Controller和DRA唏8使用外部VREF供電的條件下,調(diào)節(jié)VREF勺電壓幅度，同時運(yùn)行MemoryStressTest軟件（如：GoldenMemory,MSTRESS等），直到出現(xiàn)測試Fail的VREF®同默認(rèn)VREFfi間的差值，記為VREFMargin。調(diào)節(jié)VRE所不會影響信號傳輸?shù)牟ㄐ?，因?yàn)閂REF只是芯片接收端(Controller或DRAM斷輸入為0或1的判斷依據(jù)。然而在DDR4時代，Vrefdq已經(jīng)集成到芯片內(nèi)部，我們無法對其進(jìn)行調(diào)節(jié)。這個時候一些專門的測試軟件就比較方便，比如Intel就提供了RM麻日

54、EVTS(故為DDRMargin測試。圖32Margin測試原理RMT(DDRRankMarginTool),其原理是修改設(shè)置，讓BIOS在開機(jī)時自動運(yùn)行Training程序，同時通過DebugPort輸出Training的結(jié)果，然后分析輸出的打印信息，從而得到MemoryMargin。所得到的結(jié)果不僅僅包含VREFMargin,還包含Write/ReadTimingMargin,ADD/CMDTimingMargin而EVTS®對RMT的一個補(bǔ)充，可以進(jìn)行per-bitmargin測試，如果Margin不佳，左右或上下不對稱的時候，可以用EVTS2DMargin來了解成因是否為眼圖

55、形狀所致。問題分析Micron8G本體分析因?yàn)槠渌麅?nèi)存條RMTW試都是PASS勺，唯有Micron8G的測試是Fail,第一點(diǎn)想到的就是DIM冊身問題，聯(lián)系MicronFAE后，Micron懷疑是測試的內(nèi)存條生產(chǎn)日期太老，版本變更會影響測試結(jié)果，然而拿到最新的樣品后，測試結(jié)果仍然沒有任何改善。同時，用這些樣品在IntelCRB(Customreferenceboard)上進(jìn)行測試，卻是可以PASS勺。由此可以判斷,Micron8G本身并不是MarginFail的唯一因素，只能試圖增加主板PCBMargin來改善RMT吉果通過Simulation來分析問題從問題的描述來看，主板+大部分內(nèi)存條測試

56、PASS,有問題的內(nèi)存條+其他主板測試PASS,看起來是遇到了最讓人頭疼的WorstCase+WorseCase的情況，這種情況下，單純的從設(shè)計(jì)本身來看，各項(xiàng)設(shè)計(jì)指標(biāo)都可以滿足相關(guān)文檔或者DesignGuide,只能從細(xì)節(jié)入手，從一些細(xì)微的調(diào)整和優(yōu)化來提高彼此的Margin,就這個Case來說，Micron8G的Module已經(jīng)量產(chǎn)，在沒有足夠的證據(jù)之前，沒有辦法要求廠商來做任何修改，而主板正在設(shè)計(jì)階段,看來只能想辦法來優(yōu)化提高主板Layout從而提高M(jìn)argin了。然而對丁DDE說，如上面所描述，各項(xiàng)設(shè)計(jì)指標(biāo)都滿足相關(guān)設(shè)計(jì)規(guī)則，僅僅通過經(jīng)驗(yàn)猜測，改版，測試的方式來做，無疑毫無效率性和針對性而言，而通過仿真的